多路复用分解器电路的制作方法

专利名称：多路复用分解器电路的制作方法
技术领域：
本发明涉及一种串行数据流多路复用分解的比特多路复用分解器电路，以及一种特别是使用在多路复用器和/或多路复用分解器电路中的延迟线电路/时钟倍频电路。
此外，本发明还涉及一种比特多路复用器电路。它包括一个内部时钟发生器，利用一个参考时钟产生许多相互精确的时间延迟时钟信号。
调整装置，利用所述时钟信号之一安排对相对于同一时钟的所有输入并联数据比特进行调整。
延迟装置，利用所述时钟信号中的另一个时钟信号对许多所述数据比特进行延迟。
多路复用装置，利用所述时间延迟时钟对被调整和延迟的数据比特进行多路复用。
参见PCT/SE92/00809，一种关于数字数据信号的时钟恢复的方法是公知的，其中使用了许多互相相移的辅助时钟信号，以便根据数据信号与其被恢复的时钟信号之间相位位置差错(如果有的话)的检测结果为该数据信号产生一恢复时钟信号。如果该相位位置差错不是零，并且被恢复时钟信号的相位位置处于两个辅助时钟信号的相位位置之间，那么这两个辅助时钟信号被混合，用于产生一个具有与数据信号相同相位位置的已调整恢复时钟信号。
本发明的第一个目的是提供一种经由介绍所表明的那样一种比特多路复用分解器，该比特多路复用分解器要求一个用于再生数据的时钟速率，通常它比输入数据的比特速率低。正常的时钟速率与输出数据的相同，但将能够被转换成不同的倍数，或其几分之几，速率的增加或降低取决于装置设置或实现(setting orimplementatim)。而且，多路复用分解和时钟调整也将有可能采用低时钟速率执行。
本发明的第二个目的是提供一种延迟线电路或时钟倍频电路，它特别适用于在多路复用器和多路复用分解器的内部时钟发生器中使用。
本发明的第三个目的是提供一种经由介绍所表明的那样一种比特多路复用器，它具有内部时钟发生并仅需要一个低速率时钟用于工作，例如，与输入数据的速率相同。
本发明的第一个目的通过一个比特多路复用分解器来实现，根据本发明它包括一个内部时钟发生器，利用一个参考时钟产生许多相互精确的时间延迟的时钟信号；由输入串行数据控制的时钟调整装置，用于通过时间延迟时钟信号提供多个不同相位的时钟信号，这些不同相位的时钟信号的相位按照输入数据的相位位置的关系设定；第一多路复用分解装置，利用所述不同相位的时钟信号安排把输入串行数据定时为并行数据流；和第二多路复用分解装置，利用不同相位的时钟信号安排把该数据流调整为输出并联数据。
按照一个特别优选的实施例所述时钟调整装置包括一个相位校正装置，具有选择器装置，用从相互时间延迟的时钟信号中选择两个时钟信号。这两个时钟信号之间设置有一个来自相位校正装置的所需输出相位，和混合装置，用于把两个选择的时钟信号混合产生一个具有所需相位的信号；一个延迟电路，接收所述具有所需相位的信号并包括赋与该信号一个连续增加相移的装置，在该延迟电路的输出端上述连续相移信号作为所述不同相位时钟信号出现；以及控制装置，安排用于通过检测输入数据以及所述连续相移信号的相位位置。为通过相位校正装置产生所述具有所需相位的信号提供一个控制信号。
给相位校正装置的相应控制信号是经一数字滤波器获得的。
为了实现第二个目的，按照一个第一方面，延迟线电路包括相移装置，用于赋与参考时钟连续的增加相移，具有上述连续的相移信号的多个输出端；第一组合装置，用于按多组组合相移信号，用以获得多个脉冲，这些脉冲具有与相应组的输出之间的相移对应的宽度，以及具有与参考信号的频率相同的频率；第二组合装置，用于当维持该脉冲宽度时，对多个脉冲进行组合，用以获得多个具有一个由参考时钟频率的倍数组成的频率的脉冲信号；一个时钟信号产生电路，用于根据所述脉冲信号，按照所需数量的具有所需相互相移的时钟信号的形式产生所述精确的相互时间延迟的时钟信号。
然而，根据另一方面，本发明的第二目的也可以通过一个时钟倍频电路实现，它包括相移装置，用于赋与参考时钟连续的增加相移，具有上述连续的相移信号的多个输出端；第一组合装置，用于按多组组合相移信号，用以获得多个脉冲，这些脉冲具有与相应组的输出之间的相移对应的宽度，以及具有与参考信号的频率相同的频率；第二组合装置，用于当维持该脉冲宽度时对多个脉冲进行组合，用以获得多个具有一个由参考时钟频率的倍数组成的频率的脉冲信号。
在上述方案中，为实现第二个目的，所述输出端以成对的方式被有利地组合在一起。
此外，也是非常有的，所述相移装置可以包括一系列相连的相移步骤，其中每一步骤的输入和输出被组合，用以获得所述具有与该步骤的相移相对应的脉冲中的一个。
所述第一组合装置最好可以包括多个具有一个反相输入端的与门，而所述第二组合装置可以包括多个或门。
按照延迟线和时钟倍频电路的一个最佳实施例，具有一个控制电路。它被安排控制延迟线电路的时间延迟，以及包括被连续用于从所述输出端接收至少两个相互相移的信号和检测任何延迟差错以及为延迟线电路产生一控制信号的装置，控制信号的大小取决于该差错。
控制电路最好包括用于防止相位检测器被错误锁定在参考时钟的周期的倍数上的装置。
第三个目的利用经由介绍所定义的一个比特多路复用器电路已经实现，其中时钟发生器包括相移装置，用于赋与参考时钟连续的增加相移，具有上述连续的相移信号的多个输出端；第一组合装置，用于按多组合相移信号，用以获得多个时钟相位，这些时钟相位具有与相应组的输出之间的相移对应的宽度，以及具有与参考时钟的频率相同的频率；第二组合装置，用于当维持该脉冲宽度时，对多个时钟相位进行组合，用以获得一个具有一个由参考时钟频率的倍数组成的频率的输出时钟信号；所述调整装置和延迟装置的输出端被连接用于把被调整和延迟的数据比特发送到一个选择器的数据输入端，所述选择器还包括有多个控制输入端和一个数据输出端；来自所述第一组合装置的输出端被连接，用于把所述时钟相位传送给选择器的控制输入端，经该控制输入端时钟相位控制该选择器，以便在某一时刻一个数据输入端被连接到该选择器的数据输出端，所述输出时钟信号形成该输出数据流的时钟。
根据按照本发明的多路复用器和多路复用分解器电路的一个优选实施例，内部时钟发生器可以包括至少一个具有时钟倍频装置的锁相延迟线电路，并且在多路复用分解器中，所述时钟调整装置的延迟电路也可包括至少一个具有时钟倍频装置的锁相延迟线电路。
参考附图所示实施例，在下面将对本发明作更详细的描述。


图1示出了一个多路复用器的示意性方框图；图2a-e示出了图1中用于提取90°相移辅助时钟信号的一个相移装置的信号误差图；图3示出了根据本发明的一个多路复用分解器的一个第一实施例的示意性方框图3a示出了说明按照图3的一部分电路中的一个信号序列的示意图；图4是一个根据本发明的一个多路复用分解器的一个第二实施图的示意方框图；图5示出了包含有按照图3和4中的电路中的一个相位变化电路实施例的示图；图6和7更详细地示出了按照图5的示图的某些部分；图8a-d示出了说明在使被恢复时钟信号的相位连续变化成为可能的相位变化装置中获得的控制信号的示图；图9是一个说明相位变化装置的工作方式的状态图；图10是一个说明具有相位变化的被恢复时钟信号幅度变化的矢量图；图11是一个具有一相应控制电路的相位锁定延迟线的一个第一实施例的电路图；图12是一个在按照图11的延迟线中出现的信号的示图；图13是一个具有一相应控制电路的相位锁定延迟线的一个第二实施例的电路图；图14是一个在按照图13的延迟线中出现的信号的示图；图15是一个具有一相应控制电路的相位锁定延迟线的一个第三实施例的电路图；图16是一个在按照图15的延迟线中出现的信号的示图；图17和18是在图11，13和15中控制电路中出现的信号的示图；图19a-c是用于说明按照本发的一个时钟倍频器的使用的示意性方框图；图20是按照本发明的一个多路复用器电路的一个实施例的示意性方框图；图21示出了出现在根据图20的多路复用器电路中的数据信号的示图。
图1中示出的多路复用器电路在其输入端上包括一个通常用2表示的电路，它从一个参考时钟信号CKin中提取许多相互精确相移的辅助时钟信号。该电路2包括两个由差分放大器构成的相位延迟和差分级4和6，它们的速度和带宽可以通过以如下所述方面产生的一个外部参考电流来控制。
延迟级4在一输入端8上接收时钟信号CKin和把它延迟90°，并且把该90°信号和它的反相信号，即一个相应于输入时钟信号CKin相移270°的信号在各自的输出端输出。该90°相位延迟信号馈送到延迟级6的一个输入端10，而后级6使输入信号的相位进一步相移90°，即相应于输入时钟信号CKin相移180°，并且把该信号和其360°反相信号在各自的输出端输出。
在图1以及下面进一步的描述中，这样获得的4个相位延迟信号用它们与时钟信号CKin相应的各自相位延迟值来表示。
时钟信号CKin和360°信号被分别馈送到一个积分器12的一个正输入端和一个负输入端，该积分器的带宽很窄。以致于其输出电流可以被看作是直流电流。积分器12具有一个附加门输入端14，用于仅当在该输入端接到一个正信号时使该积分器启动。90°信号被馈送到该积分器的门输入端14。由此，积分器12被安排产出上面提到的用于延迟级4和6的外部参考信号，并在一个输出端16上输出该外部参考信号，输出端16被馈送回两个延迟级4和6的各自控制端18和20，从而通过所述的参考信号控制后者，以便它们被调整到90°的相位延迟。
图2a-d示出了积分器12的时钟信号CKin、90°信号、360°信号以及输出信号Iin+1，对于三种不同的情况，上述信号彼此遵循的水平方向。这些是分别具有正好90°、小于90°和大于90°的延迟步骤的相移。从图2a和2c的比较看出，后面两种情况包括了一个位于时钟信号CKin和360°信号之间的相应的相移，并从积分器12提供上升为正和负的电流脉冲。这些电流脉冲具有与该相移相应的宽度，如图2d所示。图2c示出了平均电流Iin+1，作为延迟级的相移或角误差的函数。这样，该积分器的输出电流在90°相移处为零。
根据以上描述，按照差分放大器设计的延迟级4和6的设计和操作，以及积分器12对于本领域的普通技术人员来说应该是很很清楚的，因而无需在下面作过多的描述。
从电路2，0°信号和90°信号在22和24被分别抽出并被施加到下面所述的多路复用器电路。该多路复用器电路本身在图1中通常用26表示。在其输入端4上，它包括以并行安排的MS-触发器28、30、32、34。触发器28和30的输出端被连接到多路复用级36。触发器32和34的输出端被连接到各自的另一MS-触发器38和40的D输入端。触发器38和40的输出端被连接到一个多路复用级42。多路复用级36和42的输入端被连接到另一多路复用级44。
触发器28、30、32、34的时钟输入与多路复用级36的时钟输入端被连接用于接收来自电路2输出端的22的0°信号。触发器38和40以及多路复用级42的时钟输入端被连接用于接收来自电路2输出端24的90°信号。此外，多路复用级44的时钟输入端连接到一个异或门46，该异或门46的两个输入端被连接分别接收来自电路2的0°信号和90°信号。
所述的多路复用器电路26仅需要一个能够工作的低速率时钟，与用于输入数据的时钟速率相同。
为了产生必要的不同时钟相位，使用电路2以提供精确的时间延迟。获得的多相位时钟被用于驱动多路复用电路。
首先，利用0°时钟信号使所有数据比特D1、D2、D3、D4进入各自的触发器28、30、32、34的数据输入端。由此，相应于该校正时钟，所有输入数据都将被进行调整。经由触发器38和40，数据比特D2和D4分别被延迟90°。此后，通过利用各自的0°和90°时钟信号分别在多路复用级36和42执行D1和D3为一对(在一方面)，以及D2和D4为一对(在另一方面)的多路复用。在最后的多路复用级44，利用从门46接收并具有1/2比特频率的复合时钟使两数据流多路复用在一起。
于是，从门46接收的时钟CKin连同来自多路复用级44输出端的数据Dut都仅具有1/2的比特频率。这是那些不具有比最高数据速率更高的速率的原则的一部分。这种方案的最大优点是它不需要任何具有高频率的外部时钟，相反仅需要能够工作的外部时钟。
除了由上面描述所体现的多路复用份额外，其它的多路复用份额是可以想象的。
图3所示的多路复用分解电路包括一个正好与图1的延迟电路2相对应的输入延迟电路50。此外它还包括一个时钟调整电路52和一个多路复用分解器本身54，下面将对它们作更详细的描述。
时钟调整电路52包括一个相位变化电路55，也被称作“时钟旋转器”并在下面详细描述。简单地说，该时钟旋转器在输入端56、58、60、62上分别接收0°、90°、180°、和270°输出信号。时钟旋转器55的输出端64被连接到与延迟电路50同类型的一个延迟电路66。控制延迟电路66的延迟的参考电流具有与延迟电路50情况中一样的源，即包括在延迟电路50中的积分器，从该积分器参考电流经连线68被提供给电路66。
自该延迟电路66的第一级，0°和90°信号被接收和混合并被提供给MS触发器70(即一个边缘触发器的D触发器)的时钟输入端。对于该触发器70的D输入端，提供有输入数据Din。自延迟电路66的第二级，对90°和180°信号进行提取和混合并提供给另一个MS触发器72，对于该触发器72的D输入端，同样也提供有输入数据Din，来自触发器70和72的输出被分别连接到每一个异或门74和76的一个输入端，上述异或门74和76的另一输入端(以下面将更详细描述的方式)经一连线78被连接到多路复用分解器54。门74和76的输出端被连接到一个数字滤波器的输出端82被连接到时钟旋转器54的一个控制输入端84。
多路复用分解器54分别包括7个MS解发器86，88，90，92，94，96，和98。该触发器86，88，90和92在各自的D输入端接收输入数据，并且它们的时钟输入端被连用于延迟电路66接收0°信号，90°信号，180°信号，和270°信号。触发器88，90和92的输入端被分别接到触发器94，96和98的D输入端，触发器94，96和96的时钟输入端被连接用于从延迟电路66接收0°信号。触发器92的输出端经连线78还被连接到上述门74和76的第二输入端。于是，这意味着这些门74，76在其各自的第二输入端接收触发器92中用270°信号定时输出的数据。
由元件70-80组成的电路构成了一个数字相位检测器，它的工作方式将在下面参考图3a进行简单的描述，图3a示出了出现在该电路中的信号。
D触发器70和72的输出信号分别与图3a中的A和C有关，而来自触发器92的输出信号与B有关。通过维持这3个读数并对它们进行比较，有可能看出该读数点是如何被设置在“数据眼”中的。如果读出发生的过早，A将偏离B。这将导致门74输出一个表示时钟相位应该增加的信号。相应地，在迟后的读出发生时，C将偏差，导致门76输出一个表示时钟相位应该减少的信号。
至于它们的性质，上述信号是数字的，并且不包含有关偏离大小的任何信息。因而，在采取改变相位的判决之前，适宜进行某种数字形式的滤波，或者，换名话说，进行某种所接收的信息的统计形式上的判断。所说的数字滤波通过滤波器82获得。可以想象使用一个较简单的模似滤波，然而它实现调整特性比较困难。
通过元件64-84，时钟调整电路52构成了一个由输入数据Din控制的锁相环，元件64-84由触发器70，72和92利用来自延迟电路66的两级的输入二相时钟定时。通过控制两输入信号的比例和符号，把一时钟与在时钟旋转器55中的一个任意相位混合在一起是可能的。通过连续地控制混合，有可能无限制地向前或向后移动输出信号的相位，从而如果相位随时间滑走，对输入数据之后出现的时钟进行调整，而不丢失信息。称为数字时钟调整电路是由时钟旋转或时钟移位控制，并该数字滤波器以离散级构成，以便当输入数据(in-dtta)缺少有关相位位置信息(即较长的1或0序列)时，仍能够继续有效。可以相信，实现这件功能模拟除了需要在元件84或在程序电路中进行寄生电容的外部去耦外，还取决于输入数据的性质。
通过将来自时钟旋转器55的输出信号连接到与延迟电路50同类型的延迟电路66，并通过由相同的参考电流控制，该多路复用分解器电路54所需的多相位时钟被产生。
时钟调整电路52注意使该时钟的相位被正确定位，并且电路50控制该时钟具有一正确的相互距离。
于是，多路复用分解器54中的多路复用分解由四个最初的触发器86-92通过各自的定时输入数据的多相位时钟来执行。触发器86和最后三个触发器94-98通过0°信号分别调整输出数据D1、D2、D3和D4。
按照图4的多路复用分解电路不同于图3中的，图3中的延迟电路50由一个模拟PLL电路所取代。这种PLL包括一个经一个反馈环由输入信号控制的续流电流控制振荡器100。该反馈环包括一个接收信号CKrate的分频器102，信号CKrate确定该分频器的分频因数。分频器102的输出端连接到相位检测器104的一个输入端。其另一输入端接收CKin。该相位检测器104之后，最后设置一个低通滤波器106。这个反馈环使得进一步复用输出时钟成为可能。
相位改变电路16的设计和功能将结合图2和4-9在下面作进一步的描述。
从延迟步骤4’和6’提取的90°、180°、270°和360°输出信号被馈送给包括在相位改变电路55中的相应开关元件138、140、142和144。并关元件138-144转移包括某些可控阻抗的形式，例如FET电阻器件或MOS晶体管。以在下面将更详细描述的一种方式，在开关元件138-144的输出端上获得所接收的时钟信号CKut，所述输出端以并联方式连接到电路55的输出端64。
从数字滤波器182的输出端接收上述电流信号的控制输入端84构成一模拟选择电路146的输入端，摸拟选择电路146经输出端148、150、152、154控制各自开关元件阻通，即控制它们各自相移信号的阻通。
该选择电路146的一个实施例更详细地在图5中示出。一方面，到达选择器146的电流信号被馈送到一个下面将要进一步描述的包含数字逻辑电路的逻辑控制网络156的一个输入端155，而另一方面，它还被馈送到在一输入端160接收该电流信号的模拟转换器158，并经一反相放大器162，将其反相值加到一输入端164转换器158具有一个与一模拟选择器166连接的输入端，模拟选择器166具有四个输入端168、170、172和174，它们分别与选择器电路146的相应输出端148、150、152和154中的每一个相连接，并分别与逻辑控制网络156的四个输入端176、178、180和182中的每一个连接。逻辑控制网156具有两个输出端，分别连接到模拟转换器158的一个控制输入端184和模拟选择器166的一个控制输入端186。
图5中，输出端148-154上的被标有188、190、192和194的电容表示寄生电容和附加电容(如果有的话)。
输入端176、178、180、182的每一个的设计在图6中进一步示出。每个输入端和数字逻辑电路之间有两个并联安置的比较器196和198。比较器196在其正输入端接收一个以下面将要进一步描述的方式从电流信号中派生出的控制电压，而在其负输入端具有一设定的第一参考值ref1如果所述控制电压超过该参考值，则该比较器196提供最大输出信号。比较器198以相同的方式在其负输入端接收一个以下面将要进一步描述的方式从电流信号中派生出的控制电压，而在其正输入端为一设定的第二参考值ref2，如果该控制电压低于该参考值，则比较器198最大提供输出信号。利用以上描述的两比较器196和198的功能，相应于当来自选择器l66的输出被全部设定为最小或最大值时，执行一个检测。如将下面进一步描述的那样。
此外，每个输入端176-182包括两个示意性表示的分别以n和p型MOS晶体管200和202的形式，如图所示连接的保持功能部件，它们由来自数字逻辑电路的信号控制，用于当数字逻辑电路具有将保持一固定电平0或1(图8)那样一种相位位置时，保持选择器166的相应输出，所述的电平将在下面进一步描述。
参考图7，逻辑控制网络156的输入端155经一比较器204尤其是它的正输入端连接到包含在其内的数字逻辑电路。在该比较器的负输入端上执行与参考值ref3的比较，用于检测在84的控制信号是否具有一正或负的符号。这样提供了一种在64的输出信号是否超前或滞后的检测，并且使得该数字逻辑电路能按校正的方向改变相位。
逻辑控制网络156的数字技术在84提供了控制信号，根据这一下面将要进一步描述的控制信号，按照一预定方案通过模拟选择器166它被周期地连接到输出端168、170、172和/或174，以便通过模拟转换器150，使它变为正确的符号。该电流信号给相应的电容188、190、192或194充电，这些电容产生的充电电压被施加到各自开关元件138、140、142或144的控制电极。
通过图8a-d的曲线来对上述的方案进行非常简要的说明。这些曲线表明了电容188-194的充电电压ua、ub、uc、ud，在较低水平公共轴上的度数代表CKin与CKut之间的相移。曲线中的电平0与1意味着相应的信号分别与电路完全断开或完全接入，相应的信号通过参考图6所描述的装置获得。斜边表示相应电容188-194的充电和放电，这使得开关元件的连续控制以及由此恢复的时钟信号CKut的相位的连续控制时钟信号成为可能。特别地，上述情况的实现通过这样一种数字逻辑电路的设计来完成，它的功能能够用图9所示的状态图来描述。
在按照图9的状态图中，状态环表示开关元件138、140、142和144的连续变化状态，在各自环上的度数表示按照该环的状态的起始点，如沿图8中水平轴所看到的。
字母a-d表示图8中的相应曲线a-d，与字母相对应的“＝0”和“＝1”分别表示相应电压ua-ud的状态0和1，与字母相对应的“+”或“-”分别表示在相应曲线的正和负边沿上的一种状态，而与字母相对应的“max”或“min”分别表示一个正或一个负边沿的结束。
+Ctrl 84和-Ctrl 84分别表示有关是否在84的控制信号的符号为+或-的信息。
在0°状态环中，状态图中b＝c＝0，d＝1包含逻辑控制网络156的逻辑电路经保持功能部件100和102在固定电平0上保持输入178和180，以及在固定电平1上保持输入182。关于“a+”，“a”包含该逻辑电路控制选择器166以保持输出端168打开，而“+”意味着通过该逻辑电路在输入端155(图6)检测Ctrl 84的符号，控制转换器158以保持输入端160的打开，即通过该选择器让Ctrl 84不倒相的通过。
结果，开关元件144对360°信号完全打开，电容188由来自输出端168的电流充电，以便开关元件148连续地对90°信号打开。两个上述信号的一种混合信号在开关无件的公共输出端上获得，并且当90°信号的幅度增加时，该混合信号导致结果信号(CKu+)的相位从0°连续地增加。这对应着图8中沿曲线a的正边沿向上移动。
如果在84的控制信号停止出现，则该逻辑电路停止，且电容188的充电停止。一方面，由于这样的事实即在该逻辑电路输入端182上的状态被保持固定，而导致开关元件144今后一直保持打开，而另一方面，电容188保持其获得的充电，并且它的电压保持所获得的开关元件138的打开状态。在64的输入信号已带有Din的相位。
然而，如果Ctrl 84持续出现正符号，则最终获得一种状态，即两个开关元件138和144完全打开，这意味着在64的输出信号的相位已移到0°与90°之间的一半即45°。这时该逻辑电路经相应的比较器对196、198(图5、6)检测到其输入端176已超过参考值ref1，并经其输入端155(图7)检测到该控制信号连续的具有一个正符号。这种状态，其特征是状态改变箭头“+Ctrl 84&amax”自图9中的上级状态环顺时钟指向，导致该逻辑电路保持在输入端176上获得的状态，转换该控制信号到转换器158的输入端164，并打开输出端174以便使电容174按充电电流流动方向放电，相应于图9的45°环中“-d”。现已获得由状态图的45°环定义的状态。360°信号的幅度的合成减小导致在64的信号的相位连续地向(沿图8中d的负沿)当电容194被完全放电时得到的90°变化，如果在这之前在84的控制信号没有变成零，在这种情况下，在64的信号的相位停留在45°与90°之前的一个值上。
相应于45°与90°状态环之间，顺时钟方向的状态变化箭头定义的状态“+Ctrl 84&dmin”现在已获得并且当意味着输入端178、180和182采取相同状态时，由逻辑电路对其进行检测。此外，如果在84的控制信号的符号连续为正，这时该逻辑电路被设定为具有正符号Ctrl 84打开转换器158的输入端160和选择器166的输出端170，这样按照图8中曲线b上的正边沿对电容190充电，相应于图9的90°环的“b+”。
只要在84的控制信号与零不同，对于在64的输出信号的相位的连续变化，按照与上面描述的相同的方式，该逻辑电路就在按照图9的整个状态图中连续持续地工作。方向由Ctrl 84的符号确定，即在状态图中负Ctrl 84的情况下，按照内部的状态变化箭头方向是逆时针的。
如果Ctrl 84很小，即如果一个小相位差错出现，则在相应的输出端148-154获得相对慢的充电，从而经可控阻抗138-144得到一个相对慢的相位变化。然而，这一结果变成了一个按照图8和图9的慢圆周运动，从而变成了一个连续的相位变化。
在84的一个较大的控制信号导致来自模拟选择器166的输出端上电容的一个较快速充电，从而导致了一个较快速的相位变化。
在84的一个较大的控制信号导致来自模拟选择器166的输出端上电容的一个较快速充电从而导致了一个较快速的相位变化。
电容188-194的大小也对速度有影响，例如增加电容的大小，上述过程将变得较慢。
以上描述也能够通过按照图10的矢量图来说明，其中表示由两信号(即在64的输出信号)混合的信号合成的箭头umin的大小为在64的信号与CKin之间的某一相移提供该信号的幅度。如所能看到的，该幅度在四个场合具有最大值，即当让90°、180°、270°和360°信号不混合单独通过时。
为了能够实现上面参考状态图所描述的内容，对于本领域的技术人员来说，逻辑控制网络156的实际实现是很容易理解的，因而无需在这里作进一步的描述。总之，可能有通常实现装置的本身例如由MOS晶体管构成的时序电路的问题。
分别对于输入端160和164以及输出端168、170、172、174中的每一个，转换器158和166可以装有包括由控制网络156数字控制的MOS一晶体管的传输门。在图5中作为每一个信号输入端表示的输入端184和186，实际分别对应着二和四个控制输入端。而且本领域的技术人员懂得如何在实际中实现上述技术内容。
图1所示电路2是锁相延迟线的最简单形式，用于提供一个四相时钟(如图中所示)或一个二相时钟。这种结构的缺点是对输入时钟CKin的脉冲/间歇的关系敏感，这是由于下面的事实导致的，即它确实仅有两个延迟元件，以及使用该输入时钟的负的和正的沿。如果对小的脉冲/间歇失真有高的要求，则根据由下列实施例所表现的，在下列步骤中必须使用一个更复杂的解决方案。
在图11中，一个锁相延迟线，总的用300表示，从一参考时钟中提取一个精确的四相时钟。
该延迟线分别包括四个延迟元件301、302、304和306，在两端分别增加一个额外的延迟元件308和310。元件308是为增加精度而设计的，而元件310用于提供一个与第一脉冲相对应的360°的脉冲相移给一个总体用312表示的相位检测器，该相位检测器312将在下面进一步描述。通过仅使用来自该延迟线的正边沿获得一个四相时钟，它与该输入时钟CKin的脉冲/间歇关系无关，并且对于彼此之间的正沿的位置而言，它获得了最大可能的精确度。
在每个延迟级301-306输入时钟都被延迟90°。通过一起选通(经由与门314-318)成对的不同时钟相位，获得一个精确的四相时钟。在图11中这四个相位用A-D表示。用E表示的最后一个相位来自级310处的与门320，它通常滞后A360°。A和E由相位检测器312使用，用于产生一个控制信号dT一参考，它是对延迟线进行控制所需要的。一个额外的时钟相位C为满足边界条件所需要，用于达到在开始时，该相位检测器312将不会陷到一种不限定的条件中。
通过一起选通成对的四相时钟A-D，经由或门322和324，两个具有双倍输入时钟CKin频率的时钟X和Y就被获得。这两个信号的正沿在其位置上具有一个高的精确度，然而负沿可能稍有偏差。因而Y不恰好是X的反相。构成上述两个信号以便分别为各自的D触发器326和328定时，从而获得一个二相时钟CK0和CK90，这个二相时钟在负和正沿上都具有一个高的精确度。
图12示出了上述信号的相互相位位置。
图13示出了一个锁相延迟线，总体上用330表示，它从一个参考时钟CKin中提取一个精确的相位时钟。该延迟线的基本结构与图11中的相同，但它被加长了四步，以便提供一个八相时钟。通过这样有可能使输入参考时钟CKin的速度降低一半，而仍可能得到具有与前面方案一样功能的一个四相时钟。
特别地该延迟线330包括有8个延迟元件332、334、336、338、340、342、344、346。一个额外的延迟元件348和350被分别设置在两端。第一个用于增加精度而最后一个用于提供一个脉冲，这个脉冲相应于相位检测器(如按照图12的实施例中的)中第一个脉冲相移了360°。通过仅仅使用来自延迟线330的正边沿获得一个八相位时钟，它与输入时钟CKin的脉冲/间歇关系无关，并且对于彼此之间的正边沿的位置而言，采用这种方式它获得了最大可能的精确度。
每延迟一步，输入时钟CKin被延迟45°，与有关前面实施例中具有最快时钟的90°时刻相对应。通过一起选通成对的不同时钟相位，经由与门352、354、时钟366、则获得了精确的八相位时钟，在图1中该八相位时钟的相位用A-H标明。来自与门368的最后时钟相位I一般超前A360°。A和I由相位检测器(总体用370表示)使用，用于从输出端372产生一个为控制该延迟线所需要的控制信号dT一参考。两个额外的时钟相位C和E为满足边界条件所需要，用于达到在开始该相位检测器将不会陷入一种不限定的条件中。
通过一起选通成对的四相时钟(以经由或门374、376、378、380、382、284)两个具有比输入时钟CKin频率高4倍频率的时钟X和Y则被得到。这两个信号的正沿在其位置上具有一个高的精度，但负边沿可能稍有偏差，也就是Y不恰好是X的反相。这两个信号被分别用于对每个D触发器386和388定时，从而获得一个二相时钟CK0和CK90，这个二相时钟在负和正沿上都具有一个高的精度。
在图14中，示出了上述信号的相对表现及以相位位置。
图15示出了一个锁相延迟线，总体上用390表示，它从一个参考时钟CKin中提取一个八相时钟，这种延迟线的结构基本上与图13中的相同，虽然按照下面的方式即仅用反相的时钟信号X作为Y信号对其进行了简化。与图13中相同的参考数字使用在图15中具有相同功能的元件上。按照图15的实施例提供了一种简单设计，但是它不具备相应于Y-信号的正时钟沿沿相同的度，这是由于Y-信号的正时钟沿是X-信号中的负时钟沿所导致，尽管在某些应用中并通过一种最佳设计它能够提供一种有效的精度。
图15出现的脉冲的形状和相位在图16中示出。
总之，和更一般地说，图11、13和15中延迟线电路可被定义为包括各自的相移装置301-310和332-350，用于赋与参考时钟连续的增加相移，具有上述连续的相移信号的多个输出端，各自的第一组合装置314-320和332-368，用于按多组组合相移信号，用以分别获得多个脉冲A-E和A-I，这些脉冲具有与相应组的输出之间的相移相对应的宽度，以及具有与参考信号的频率相同的频率，各自的第二组合装置322，324和374-384，用于当维持该脉冲宽度时对多个脉冲进行组合用以分别获得多个脉冲信号X和X、Y，脉冲信号X和X、Y具有一个由参考时钟频率的倍数组成的频率，各自的一个时钟信号发生电路326、328和386，388，用于根据所述脉冲信号，按照所需数量的具有所需相互相移的时钟信号的形式产生精确的相互时间延迟的时钟信号。
现在将对上述相位检测器312和370的工作方式作稍详细的描述。
这是两种类型的控制电路的问题。基本电路是一个用多个不同设定信号修正的三位置相位检测器，用于避免不同的假锁定的情况。
图17和18示出了四相检测器312看起来是怎样围绕其工作点的，该工作点将是360°。图17示出了一个很短的时间延迟。由于信号C经图11中的一个或门总是提供一复位信号给两个触发器(在图11中分别用402和402标明)，所以将总有一个确定的起始位置。作为将被置位的第一触发器的触发器404是一个由E触发的触发器，从而导致积分器408的负输a端406变成了一个比正输入端410长的脉冲，这依次表明该积分器的输出电流或输出电压dT-参考减小，以便让延迟元件301-310中的时间延迟能够增加。当延迟增加时负脉冲被缩短并最后与正脉冲一样短，依次将得到该积分器工作的正确点。如果该延迟时间过长，如图18所示，则情况相反，此时正脉冲较长，导致了一个增加的电流或电压dT-参考这样依次在延迟级内产生了一个较短的延迟时间。
相应于八相检测器，类似的理由同样如此。
当延迟处在最大位置，即延迟级中的电流为最大并由此延迟处在最大时，四相位检测器312中上部的输入C、图13中八相位检测器中的E从而在触发器402和402中为检测器提供一个正确的序列次序。如果延迟恰好变为720°即正常延迟的两倍，则在四相位检测器中到达与门411的输入信号A和C将使该相位检测器复位。通过控制积分器408产生复位，用以提供最大电流或电压，并由此通过影响置位输入端412提供最小的时间延迟。如果总的相位延迟大于720°，则信号E渐渐消失并保持任何固定的位置。从而该积分器起作用，用于通过保持A-信号长于E-信号减小延迟。
在图13中的八相检测器370中，选通器由在414的信号A和C或A和E完成，这样防止了相位检测器370被错误地锁定在720，1080和1440度上。如果总的相位延迟大于1440度，则信号I渐渐消失并保持某个固定位置。从而该积分器起作用，用于通过保持A-信号长于I-信号减小延迟。
以上参考附图11-18描述的不同时钟信频的实施例说明了如何有可能从一个参考时钟产生四相或八相时钟。如果在两个情况中需要具有完全相同的输出时钟速率，则八相位时钟方案的输入时钟必须具有四相时钟方案中的输入时钟的一半的速率，即利用八相时钟方案获得一个加倍的时钟。
通过例如用另外八级使该延迟线加长，以便获得一个16相位时钟，则完成了一个乘数为8的时钟倍增。这意味着对于四相位时钟方案使用一个仅具有1/4上述输入时钟速率的输入时钟是可能的。此外，倍频因数比4、8或16都是可以想象的。也可以使用奇数倍频。
还可以想象，利用具有相互不同倍增因数的中频频分器把几个分离的时钟倍频方案相互连接在一起，从而以与通过PLL-方案获得时钟频率类似的方式有可能获得任意的时钟频率，在上述的PLL-方案中是可能同时完成除和乘程序的。
上述的一个例了在图19中示出。
开始，图19a作为一个例子象征性地表明按照图15的延迟线电路，除了用于产生时钟CK0和CK90的级以外，CKin是输入给延迟级308的输入时钟，CKut是出自门电路382的信号。该乘法器具有倍频因数4。
具有一任意所需倍频因数的时钟乘法器可以按照这种原理来构成，并且与分频器一起使用，以便获得不是输入频率整数倍的频率。于是，图19b说明如何有可能使用一个共有分频因子19的分频器500和一个具有倍频因数16的乘法器502从一个184MHZ时钟获得例如155MHZ的时钟频率。在图19c中利用一个具有分频因子16的分频器504和一个具有倍频因数19的乘法器506获得一种相反的情况。155与184之间的分频关系是16/19。除法通常是很简单的，通过一个具有所需长度的计数器来完成。
边界由输入时钟的质量设定，边界随时间的抖动被直接转换而不对输出时钟进行阻尼。这意味着在输出时钟中获得的与输入时钟相对应的相关抖动被时钟倍频因子进行了增加。
在使用具有一低速率时钟的多路复用/多路复用分解的方案的应用中，上述的时钟倍增方案能够方便地，或是全部或是部分的被使用对于多路复用电路，所获得的多相位时钟能够一起用于对不同数据流的倍增。
一个可以代替按照图1的乘法电路的方案在图20中示出。在这里人们可以例如从按照图11的延迟线电路开始，尽管时钟Y，CK0和CK90的产生被删除，而取而代之的是以图20中的方式使用了时钟A-D，X和CKin/在图20中，与图1中起相同或类似作用的元件使用相同的参考数字。
特别地，触发器28-34和触发器38-40的输出端被连接用于分别传输被调整和延迟的数据比特给选择器600的输入端602-608，选择器600还具有多个控制输入端610-616和一个数据输出端618。来自与门314-318的输出端被连接用于把时钟相位A-D转换到该选择器的控制输入端。经该控制输入端。时钟相位A-D控制选择器600，以便在某一个时间一个数据输入端被连接到该选择器的数据输出端，时钟信号X(见图11)构成了输出数据流的时钟。
如图1中一样，数据和延迟的调整被精确的完成，虽然次序稍有些偏差。参考图21，图21中的D1’-D4’，DX’表明了被调整的数据比特或数据流，而图21中的D3’和D4’、Dx”表明被延迟的数据比特。
这样，通过代替按照图1的简单延迟电路比较精确的具有四相位时钟的变型被挑选出。四个时钟相位被构成以直接地控制一个单独的多路复用器600或(更确切地)一个四路由的选择器。这四个时钟相位控制该选择器以便在某一时刻一个数据信道被连接到输出端。
对于多路复用分解电路，通过时钟旋转电路能够分别使用复合二相位时钟、CK0和CK90，同时，作为延迟时间参考，dTref能够被使用，以便控制时钟旋转器55的带宽和随后延迟线66的延迟。
为了进一步改善上述方案，第二延迟线66可以提供给其自身的控制级，用于进一步减少任何相位差错。此外，可以想象，改变时钟的倍频因子从而能够使用另外的输入时钟。这样可以表明第二延迟线66一定具有其自身的控制级。
上述技术的最大优点是有可能外部使用一个时钟，该时钟具有比电路内内部所需的速率低的多的速率。此外，所使用的是不同的PLL-方案，用以变化达到所需的最高速率。一般说来，频率变为在前面方案中所获得效率的两倍。此外这通常意味着需要更多空间和吸取更多功率的较大的解决方案。
权利要求
1.一种比特多路复用分解电路，用于对串行数据流进行多路复用分解，其特征在于一个内部时钟发生器(50)，利用一个参考时钟(CKin)产生多个相互精确的时间延迟的时钟信号(56、58、60、62)；由输入串行数据(Din)控制的时钟调整装置(52)，用于通过所述时间延迟时钟信号(56、58、60、62)提供多个不同相位的时钟信号，这些不同相位的时钟信号的相位位置按照输入数据的相位位置的关系设定；第一多路复用分解装置(86、88、90、92)，利用所述不同相位的时钟信号安排把输入串行数据定时的并行数据流；第二多路复用分解装置(86、94、96、98)，利用所述不同相位时钟信号之一安排把该数据流调整为输出并行数据(D1、D2、D3、D4)。
2.根据权利要求1的一种电路，其特征在于所述的时钟调整装置(52)包括一个相位校正装置(55)，具有选择器装置(146)用于从所述相互时间延迟的时钟信号中选择两个，在这两时钟信号之间设置有一个来自相位校正装置(55)的所需输出相位；和混合装置，用于把两个选择的时钟信号混合产生一个具有所需相位的信号(64)；一个延迟电路(66)，接收所述具有所需相位的所述信号(64)并包括赋与该信号一个连续增加相移的装置；在该延迟电路的输出端出现上述连续相移信号作为所述不同相位的时钟信号；以及控制装置(70-84)，安排用于通过检测输入数据以及所述连续相移信号的相位位置，为通过相位校正装置(55)产生所述具有所需相位的信号(64)提供一个控制信号(84)。
3.根据权利要求2的一种电路，其特征在于提供给所述相位校正装置(55)的所述控制信号(84)经一个数字滤波器(88)获得。
4.一种延迟线电路，其特征在于相移装置(301-310，332-350)，用于赋与参考时钟连续的增加相移，具有上述连续的相移信号的多个输出端，第一组合装置(314-320，352-368)，用于按多组相移信号，用以获得多个脉冲(A-I)，这些脉冲具有与相应的输出之间的相移相对应的宽度，以及具有与参考时钟的频率相同的频率；第二组装置(322，324；374-384)，用于当维持该脉冲宽度时对多个脉冲进行组合，用以获得多个脉冲信号(x；x，y)，这些脉冲信号具有一个由参考时钟频率的倍数组成的频率；一个时钟信号发生电路(326，328；386，388)，用于根据所述脉冲信号，按照所需数量的具有所需相互相移的时钟信号的形式产生精确的相互时间延迟的时钟信号(CK0，CK90)。
5.一种时钟倍频电路，其特征在于相移装置(332-350)，用于赋于与参考时钟连续的增加相移，具有上述连续的相移信号的多个输出端；第一组合装置(352-368)用于按多组组合相移信号，用以获得多个脉冲(A-I)，这些脉冲具有与相应组的输出之间的相移相对应的宽度，以及具有与所述参考时钟的频率相同的频率；第二组合装置(374-378)，用于当维持该脉冲宽度时对所述多个脉冲进行组合，用以获得一个具有由所述参考时钟频率的倍数组合的频率的时钟信号(X)。
6.根据权利要求4或5的一种电路，其特征在于所述输出被成对地组合。
7.根据权利要求4-6中任何一个的一种电路，其特征在于所述相移装置包括串联连接的相移级(308；332-390)，其中每个级的输入和输出被组合，用于获得具有相应于该级的相移的所述脉冲中的一个。
8.根据权利要求4-7中任何一个的一种电路，其特征在于所述第一组合装置包括多个具有一反相输入端的与门(314-320；352-368)。
9.根据权利要求4-8中任何一个的一种电路，其特征在于所述第二组合电路包括多个或门(323-324；374-384)。
10.根据权利要求4-9中任何一个的一种电路，其特征在于一个被安排控制所述延迟线电路的控制电路(312；370)包括被连接用于从所述输出端接收至少两个相互相移的信号和检则任何延迟差错以及为所述延迟线电路产生一控制信号的装置(402-412)，控制信号的大小取决于该差错。
11.根据权利要求10的一种电路，其特征在于所述控制电路包括用于防止所述相位检测器被错误锁定在所述参考时钟的周期的倍数上的装置(411；414)。
12.一种比特多路复用器电路，包括一个内部时钟发生器(2，300，330，390)，利用一个参考时钟(CKin)产生多个相互精确的时间延迟时钟信号(CK0、CK90、CKin、A、B、C、D)，调整装置(28，34)，利用所述时钟信号之一(CK0，CKin)，安排对相对于同一时钟的所有输入并行数据比特(D1-D4)进行调整，延迟装置(38，40)，利用所述时钟信号中的另一个时钟信号对多个所述数据比特进行延迟，多路复用装置(36、42、44、600)，所用所述时间延迟时钟(CK0，CK90；A、B、C、D)对被调整和延迟的数据比特进行多路复用，其特征在于时钟发生器包括相移装置(301-310)，用于赋与参考时钟(CKin)连续的增加相移，具有上述连续的相移信号的多个输出端；第一组合装置(314-320)，用于按多组组合相移信号，用以获得多个时钟相位(A-D)，这些时钟相位具有与相应组的输出之间的相移对应的宽度，以及具有与所述参考时钟的频率相同的频率；第二组合装置(322)，用于当维持该脉冲宽度时，对多个时钟相位进行组合，用以获得一个具有由参考时钟频率的倍数组成的频率的输出时钟信号(X)；并且所述调整装置(28-34)和延迟装置(38，40)的输出端被连接用于把被调整和延迟的数据比特发送到一个选择器(600)的数据输入端(602-608)选择器还包括有多个控制输入端(610-616)和一个数据输出端(618)；来自所述第一组合装置(314-320)的输出端被连接，用于把所述时钟相位(A-D)传送给所述选择器的控制输入端，经该控制输入端，所述时钟相位(A-D)控制所述选择器(600)，以便在某一时刻一个数据输入端连接到所述选择器的所述数据输出端，所述输出时钟信号(X)形成所述输出数据流的所述时钟。
13.根据权利要求12的一种电路，其特征在于所述的内部时钟发生器包括至少一个具有时钟倍频装置的锁相延迟线电路(300；330；390)。
14.根据权利要求1或13中任何一个的一种电路，其特征在于所述内部时钟发生器和/或时钟调整装置(52)的所述延迟电路包括至少一个具有时钟倍频装置的锁相延迟线电路(300；330；390)。
15.根据权利要求13或14的一种电路，其特征在于所述延迟电路包括相移装置(301-310；332-350)，用于赋与所述参考时钟连续的增加相移，具有上述连续的相移信号的多个输出端；第一组合装置(314-320；352-368)，用于按多组组合所述相移信号，用以获得多个脉冲(A-I)，这些脉冲具有与相应组的输出之间的相移对应的宽度，以及具有与所述参考信号的频率相同的频率；第二组合装置(322，324；374-384)，用于当维持该脉冲宽度时，对所述多个脉冲进行组合，用以获得多个脉冲信号(x；x，y)，这些脉冲信号具有一个由所述参考时钟参考频率的倍数组成的频率；一个时钟信号产生电路(326、328、386、388)用于根据所述脉冲信号，按照所需数量的具有所需相互相移的时钟信号的形式产生所述精确的相互时间延迟的时钟信号(CK0，CK90)。
全文摘要
一种比特多路复用分解器电路，包括内部时钟发生器(50)，经参考时钟(Ckin)产生多个精确时延时钟信号(56、58、60、62)。串行数据(Din)控制时钟调整装置(52)，借助时延的时钟信号提供多个相位位置由输入数据设定的不同相位时钟信号。第一多路复用分解装置(86、88、90、92)利用不同相位时钟信号把输入到并行数据流。第二多路复用分解装置(86、94、96、98)，利用不同相位时钟信号之一调整该数据流而输出并行数据(D
文档编号H04J3/06GK1085710SQ93109520
公开日1994年4月20日 申请日期1993年7月1日 优先权日1992年7月1日
发明者M·O·J·赫德堡 申请人:艾利森电话股份有限公司