专利名称：产生跳频序列的方法及装置的制作方法
背景本发明涉及产生伪随机排序的整数序列的技术。具体而言，本发明涉及产生用于非对等跳频无线通信系统的序列的方法及装置。
在最近十年中，无线通信及VLSI技术的进步促进了无线通信在消费应用中的广泛使用。象移动无线通信这类的便携设备现在可以用可接受的成本、体积和功耗来制造。
尽管无线技术目前主要强调话音通信(例如，针对手持无线通信)，但是这个领域在不远的将来很可能扩展到提供来往于其它类型的移动设备和固定设备的更多信息流。更明确地说，技术的进一步发展将提供可以很容易集成到很多设备中的不很昂贵的无线装置。这会减少目前使用的电缆数目。例如，无线通信可以取消或减少将主设备连接到各个外设所用的电缆数目。
前面提到的无线通信会需要足够容量的非许可带宽以允许更高数据率的传输。合适的频带是2．4GHz的ISM(工业、科学以及医疗)频带，这是全球可用的。这个频带提供83．5MHz的无线频谱。
为了使不同无线网共享相同无线介质而不需协调，通常使用信号扩频。实际上，美国的FCC目前要求工作在2．4GHz频带的无线设备当发射功率超过大约0dBm时使用某种形式的扩频。扩频可以是符号级的——通过使用直接序列扩展频谱，或者信道级的——通过使用跳频(FH)扩展频谱。后者在上述无线应用中具有吸引力，因为它更容易地允许使用性能价格比高的无线通信。
在跳频系统中，最佳的抗干扰性是通过平均地在整个83．5MHz频带上跳频而得到的。同时，使用窄带(例如1MHz)有利于实施。
通常，不同的FH无线通信使用不同的跳频，但是如果这些单元碰巧选择了相同的跳频偶尔也会出现碰撞。为了减少这种事件出现的可能性，每条链路应该优选地有自己的FH序列，因为两条链路使用相同的FH序列，如果序列同相，则会导致不断地碰撞。而且，这些单元应该使用互相关较低的FH序列。因此，希望得到尽可能多的互相关低的不同FH序列。在最佳情况下，FH序列应该是正交的。但是，这样就要求不同的无线单元应同步，这既是不实际的、也是美国的FCC目前所不允许的。
在上面提到的本发明人的题为“Frequency Hopping Piconets inan Uncoordinated Wireless Muliti-User System(非对等无线多用户系统中的跳频微网络)”的专利申请中，揭示了构成多个非对等“微网络”的无线散射网的一种系统。如
图1所示，网络10包括三个微网络(A、B及C)，其中每个与一组无线单元100、102、104、106和108通信。在散射网中，微网络是动态构成的，而且不符合网络内无线单元的通信要求。例如，微网络C的建立可以实现单元104和106之间的信息交换。
所有微网络都使用相同的无线介质。该无线介质被分成很多子信道，其每一个集中在某个载频附近。同一微网络中的所有单元同步地从一个信道跳到下一个信道。由于不同微网络使用不同的伪随机跳频序列，在(例如)2．4GHz带宽中选出的信道序列中进行跳频可以实现抗干扰。有关使用跳频技术交换信息的进一步细节可以在序列号为No．08／685，069、题为“Short-Range Radio Communications Systemand Method of Use(短程无线通信系统和使用方法)”的共同受让美国专利申请中找到，该申请在1996年7月23日提交，在这里全文结合参照。
在每个微网络中，一个无线单元被指定为主单元，其余单元为从单元。在主单元中基于主单元地址产生每个微网络的跳频序列。所选跳频序列的相位是主自由振荡时钟的函数。一旦在主和从之间建立了连接，主单元就将它的主地址和主时钟传递到从单元。主地址和主时钟则用于定义将在微网络的主单元及其所关联的所有从单元之间通信中使用的虚跳频信道。
为了产生必要的跳频，每个单元100…108分别包括跳频发生器112…120。示范跳频(FH)发生器在图2中表示。这里所示的FH发生器200接收时钟“CLK”输入(代表主时钟)以及地址输入(代表主地址)，并由此产生跳频号。改变时钟就能在序列内产生不同的跳频号。换句话说，改变时钟就选择了序列内的不同相位。
在上面参照的题为“Contemporaneous Connectivity toMultiple Piconets(到多个微网络的同时连接)”的本发明人的第二项专利申请中，描述了在不同微网络之间提供连接的技术。在这个揭示中，一个单元可以通过改变地址和时钟从一个微网络切换到另一个。例如，如图1所示，对于微网络A使用主地址A和时钟A，而对于微网络B使用主地址B和时钟B。作为从单元参与到微网络A中的单元108将使用地址A和时钟A，以便跟随微网络A中的FH信道。如果这个单元需要作为从单元参与到微网络B中，它只要简单地改变到地址B和时钟B。或者，单元108可以作为主单元参与到微网络A中，而作为从单元切换到微网络B。这些切换优选地实时进行，以便单元可以从一个微网络跳到另一个微网络，这样它实际上同时参与到所有微网络中。
在诸如上述这样的系统中，需要快速地从一个序列切换到另一个。常规系统不容易满足这个目标。例如，如果序列具有相当大的规模，可以使用一些伪随机发生器处理离线产生该序列，然后下载到RAM存储器中。随后使用时钟寻址RAM，便可以对RAM进行读出。但是，离线处理和下载到RAM中需要大量时间和功率要求。此外，序列长度受到RAM大小(容量)有限的限制。而且，由于RAM的内容代表了跳频序列，在使用不同序列的微网络之间快速切换是不可能的，因为RAM的内容不能快速改变。
产生序列的另一种方法是通过使用线性或非线性反馈寄存器。这些寄存器用做加密程序和常规加密过程的号码发生器。通过对寄存器提供时钟，产生一个循环，其序列和长度依赖于反馈连接。不同循环可以通过改变反馈连接来选择。这些寄存器存在的问题是具有合适特性的序列数是有限的。一些设置(对应于各个地址)会产生特性不够的很短序列，而其它设置会产生很长序列。
此外，图1所示的应用要求从时钟值CLK到跳频号的直接映射。这就要求FH发生器不具有存储器，因为当从一个微网络跳到另一个微网络时这样将不会令人满意。对于反馈寄存器，这意味着寄存器必须用跳频号被读出后反馈寄存器被时针同步一次或多次之前的时钟值来初始化。对于下一个以及随后的时钟值，这个过程必须重复。
在McGraw-Hill公司出版的Simon等的“Spread SpectrumCommunication Handbook(扩频通信手册)”(1994年版)第5章中讨论了产生伪随机序列的另一种技术。这些技术通常也不适于上面讨论的应用所需要的实时要求。
发明概要因此本发明的一个示范目的是提供从输入地址设置和时钟值中直接而且实时地产生跳频号的方法和装置。
根据本发明的一个示范方面，这个目的通过使用用于无线通信网的跳频发生器来实现，该发生器包括排列(permutation，即PERM)处理模块，用于处理作为地址信号的函数的一部分时钟信号；以及与PERM模块串联的异或(XOR)处理模块，用于处理作为地址信号的函数的一部分时钟信号。为了有利于讨论，提供给RERM模块的选择地址被称为PERM地址信号(用符号“p”代表)，而提供给XOR模块的选择地址被称为XOR地址信号(用符号“e”代表)。串联的PERM和XOR模块的输出定义了多个(Z个)跳频号中的一个。改变地址基本上立刻就改变了跳频号输出序列。改变时钟信号基本上立刻就改变了跳频号输出序列的相位。
根据发明的另一个示范方面，提供给PERM和XOR模块的地址是附加的XOR及／或PERM处理的结果。这些附加的XOR及PERM处理增加了唯一序列数，也可以增加每个序列的长度。
根据发明的另一个示范方面，提供了模M加法器，它接收Z个跳频号中的一个并产生M个跳频号中的一个。
根据发明的另一个示范方面，提供了诸如ROM这样的存储器，它存储与多个输出跳频号对应的多个跳频。跳频的设计确保序列中相邻跳频之间足够的频谱分隔。
根据发明的另一个示范方面，提供了一种用于跳频无线网的方法，包括如下步骤接收包括时钟信息比特的行和列的时钟信号的一部分；在该部分时钟信号上执行排列处理，以便作为排列地址的函数在信息比特的列方向上改变比特值；对该部分时钟信号执行异或处理。以便作为异或地址的函数在信息比特的行方向上改变比特值；并基于排列处理和异或处理产生Z个输出跳频号中的一个。
附图的简要描述结合附图阅读如下详细描述可以理解发明的目的和优点，其中图1是使用多个微网络进行无线单元通信的网络的示范概况；图2是将主地址和主时钟作为输入、跳频号为输出的跳频发生器的概况；图3(a)表示使用XOR模块的图2跳频发生器的示范实现；图3(b)表示图3(a)的XOR模块对于不同的时钟值和地址设置产生的输出；图4(a)是使用PERM处理模块的图2跳频发生器的示范实现；图4(b)表示PERM处理模块在输入时钟线上执行的操作；图4(c)表示实现图4(b)所示操作的示范装置；图4(d)表示图4(a)的PERM模块对于不同的时钟值和地址设置产生的输出；图5是合并使用XOR模块和PERM处理模块的图2跳频发生器的示范实现；图6是图5所示实施例的变型，其中输入地址使用XOR模块来进行处理；图7是图5所示实施例的变型，其中输入地址使用X0R模块和PERM处理模块来进行处理；图8是图5所示实施例的变型，其中XOR模块的输出还使用模M加法器来进行处理；以及图9表示基于输入跳频号选择跳频时所用的存储器内容。
详细描述现在将针对附图描述发明的各种特征，图中的类似部件用相同的参照字符标识。
概括地说，这里揭示的方法和装置基于输入地址来直接选择FH序列，并基于时钟值直接选择序列的相位。地址的快速改变提供了对应于新FH序列的恰当跳频信道。时钟的快速改变(例如，通过时钟值递增、递减或执行任意跳变)提供了对应于新相位的恰当跳频信道。
根据一个实施例，上述功能通过对自由振荡的主时钟输出作为输入地址的函数执行XOR(异或)处理及／或PERM(排列)处理来实现。概括地说，图3(a)表示使用XOR模块产生跳频号，图4(a)表示使用PERM模块产生跳频号。图5-8表示合并了一个或多个XOR模块及PERM模块的实施例。例如，如图5所示，时钟的LSB值c2c1c0馈入PERM处理模块500，其输出馈入XOR模块502。XOR模块502的输出定义了跳频序列内的跳频号，它是分别提供给PERM模块500和XOR模块502的选择输入的函数。
在所说明的所有实施例中，选择输入代表了提供给跳频发生器的地址信号，而且在上面讨论的特定应用中，代表了微网络中的主地址。为了有利于讨论，提供给PERM模块的选择地址称为PERM地址或PERM地址信号(用符号“p”代表)，而提供给XOR模块的选择地址称为XOR地址或XOR地址信号(用符号“e”代表)。例如，在图5中，提供给PERM模块的3比特输入用p2p1p0代表，而提供给XOR模块的3比特输入用e2e1e0代表。但是，应该紧记的是这些信号最终都代表了提供给跳频发生器的地址比特，或它们的一些子集(或更一般地，它们的一些派生物)。p和e信号可以包括输入地址信号的不同部分。例如，在一个示范实施例中，p2p1p0和e2e1e0选择地址可以包括输入地址信号的6个低阶地址比特a5a4a3a2a1a0(例如，在一个示范实施例中，p2p1p0=a5a4a3而且e2e1e0=a2a1a0，或p2p1p0=a2a1a0而且e2e1e0=a5a4a3)。或者，p和e信号可以“重叠”(即，p和e信号的一些部分可以定义相同的主地址比特)。而且，p和e地址不需要定义提供给频率发生器地址的连续地址比特。正如这里所使用的，p和e地址是简单的标号，它们分别表示提供给PERM和XOR模块的那些信号。
现在将更详细地描述各个实施例中所示电路的特点，首先分别检查XOR模块和PERM处理模块的特性，下面结合参考图3和4进行叙述。
图3(a)表示示范的XOR模块300，它接收3比特时钟并基于3比特输入地址e2e1e0产生长度为8的EH序列。通常，当一个个有关的地址比特具有“1”值时，XOR运算将时钟比特反转，而当该地址比特具有“0”值时时钟比特不变。XOR模块对时钟信号的每个比特i提供XOR运算，这样输出“h”的每个比特i就由hi=ci_ei来定义(即，h2=c2_e2，h1=c1_e1，h0=c0_e0)。由于XOR运算中有三个地址比特，XOR运算就提供了各长为8的8种不同FH序列。
图3(b)表示XOR模块300产生的不同序列。即，每列(用字母R、A、B、C…G表示)代表对应于不同输入地址e2e1e0的不同序列。输出跳频号作为输出比特h2h1h0的二进制形式列出，括号中包括了十进制表示的数字。每个序列内的不同号对应于序列内的不同相位。一个特定相位基于输入时钟值来选择。读者会注意到XOR运算以二对二的形式交换了行。
对时钟MSB(c2=1)进行的XOR运算只是在半长度上旋转了FH序列。由于上述的示范微网络应用不允许同步，这意味着FH序列及其移位形式是一个而且是相同的序列。因此序列R和D是相同的，序列A和E、B和F、以及C和G也是如此。对时钟MSB进行的XOR运算因此可以舍弃。利用XOR运算得到的长度为8的不同跳频序列的总数因此是4。通常，对于N条输入时钟线，XOR运算会产生2(N-1)个不同序列。
应该理解的是图3(a)中所示的配置满足了图2中黑盒子的要求，因为直接改变地址e2e1e0就改变了序列，同样直接改变时钟c2c1c0就改变了这个序列中的相位。
第二种运算(排列运算)一般性地在图4(a)中描述。如这里所示，PERM处理模块400接收时钟的LSB比特值c2c1c0以及选择输入p2p1p0，并由此产生了输出跳频号(它可以被表示为输出比特h2h1h0)。通常，PERM运算基于选择输入提供了从输入时钟信号到输出跳频号的一一映射。即，输入c0可以连接到输出h0、h1、h2中的任意一个。如果选择了c0线，c1比特可以连接到N-1个其余的输出上。然后，c2比特可以连接到N-2个其余输出的任意一个上，等等。总之，N!=N×(N-1)×(N-2)×…×2×1种不同的组合是可能的。例如对于N=3，有3!=6种不同排列。因此在这种情况下选择地址p2p1p0需要3比特。
图4(b)表示实现图4(a)所示功能的一系列蝶形配置。对于N=3，在每一级上，一个蝶形交换两行。选择比特p2p1p0确定蝶形是否让信号无改变地通过，或者是否进行交换(切换)。例如，当地址比特p2具有“1”值时，借助逻辑402可以有效地切换第一级上的所选时钟线。当地址比特p1具有“1”值时，借助逻辑404可以有效地切换第二级上的所选时钟线。当地址比特p0具有“1”值时，借助逻辑406可以有效地切换第三级上的所选时钟线。
每个蝶形可以用两个2-输入复用器实现。例如，图4(c)表示实现图4(b)所示逻辑402的一对2-输入复用器。在图4(c)中，当选择比特p2的值为“1”时，复用器408将输出c1的值，复用器410将输出c0的值。当选择比特p2的值为“0”时，复用器408将输出c0的值，复用器410将输出c1的值。
最后，图4(d)表示了图4(a)-4(c)中PERM运算的输入-输出关系。总共产生了8种不同的序列(标为R、A、B…G)。但是，序列F与序列C相同，序列G与序列B相同。因此，PERM运算产生了六种唯一序列。通常，PERM运算产生N!种不同序列，这里N代表输入时钟值的数目。读者会注意到PERM运算交换了时钟序列的列，而XOR运算交换了时钟序列的行。
图4(d)中的输出项可使用图4(b)所示的示范切换操作而得到。例如，选择输入p2p1p0=100会针对输入时钟值c2c1c0=010产生输出h2h1h0=001，因为图4(b)中的逻辑402实际上交换了输入线c1和c0。选择输入p2p1p0=101会针对输入时钟值c2c1c0=010产生输出h2h1h0=100，因为图4(b)中的逻辑402实际上交换了输入线c1和c0从而产生中间输出001，而逻辑406交换了输入线c2和c0从而产生最终输出100。
同样，注意到图4(a)所示的配置满足了图2中黑框的要求，因为改变选择比特p2p1P0直接改变了序列，而且改变时钟c2c1c0直接改变了这个序列的相位。
图3(a)和4(a)所示的XOR和PERM模块可以合并，以便提供这样的一种配置，它提供总共(FHseq_total)4x6=24种序列，每个长(FHseq_length)8位数，从8种唯一的跳频号(FHhop_unique)中选出。图5中表示了这种情况，PERM模块500与XOR模块502串联。PERM模块500输出的MSB不馈入XOR模块，因为，正如上面结合图3(b)所讨论的，这个比特对附加唯一序列的产生不做贡献。因为PERM和XOR运算直接在时钟线上进行，XOR运算在PERM运算之前或之后进行没有区别。而且，尽管图5中只表示了三条时钟线，但是应该理解这里所示的配置可以扩展为数目很多的时钟线。通常，对于N条时钟线，序列长度FHseq_length和唯一跳频号FHhop_ unique数目为2N，所产生的不同FH序列FHseq_total的数目为N!×2(N-1)。
较长的序列可以使用图6所示的跳频发生器得到。在这个实施例中，使用了图5的基本配置，其中PERM模块600与XOR模块602合并。这个处理模块的组合包括在虚线中，并在此后被称为“时钟LSB处理模块”610。这个模块也构成了图7和8所示电路的内核。以下用符号“N”代表馈入时钟LSB处理模块的时钟线数。
另外，在图6中，一个额外的逐比特XOR运算使用XOR模块604和606在时钟MSB(c8c7c6和c5c4c3)和选择比特之间提供。XOR模块604的输出是提供给PERM模块600输入的三比特信号，XOR模块606的输出是提供给XOR模块602输入的三比特信号。模块604和606进行的XOR运算由图3(b)所示的表定义。
注意c2的MSB现在可以被异或，因为总(级联)序列不具有将序列旋转N／2就得到同样的序列这种特性。因此，XOR模块本身产生的序列总数FHseq_total现在是2N。
在图6的例子中，时钟LSB处理模块产生一串64个跳频号“子序列”(此后称为“片段”)，每个长度为8。这些片段是级联的。每个片段由于各片段的XOR处理模块604和606输出中的改变而不同。级联这些片段所产生的每个序列总长度FHseq_length为8×64=512。这个实施例中的序列长度等于2K，这里K是馈入整个电路的时钟线数(例如，包括馈入时钟LSB处理模块的时钟线以及用做选择输入的时钟线)。在图6的特定情况下，使用了K=9条时钟线。不同序列数FHseq_total为3!×23=48。在这个实施例中，还是有2N=8种唯一的跳频(FHhop_unique)，但是较长的序列访问每个频率比较频繁。所有的跳频都以相同概率被访问。
序列数FHseq_total可以通过在选择线上另外提供PERM运算而增加。图7中表示了这种情况，与图6实施例不同在于增加了第二个PERM模块708。第二个PERM模块708在MSB时钟线c8c7c6c5c4c3上作为排列地址P12P11P10…P5P4P3的函数进行排列运算。更具体地，该排列运算实际上以类似于图4(a)-4(d)所说明的方式但是更大规模地作为输入排列地址的函数来交换输入时钟线。选择输入(P12P11P10…P5P4P3)比时钟信号c8c7c6c5c4c3具有更多的输入线，以便考虑输入时钟线中所有可能的排列。
第二个PERM模块的输出包括两个3比特信号。该3比特信号馈入XOR模块704和706。XOR模块704和702在PERM模块708的输出和选择输入P2P1P0及e2e1e0之间分别以类似于图3(a)和3(b)所说明的方式进行XOR运算。XOR模块704和702的输出包括两个3比特信号，它们分别馈入PERM模块700和XOR模块702。
在图7中，序列长度FHseq_length仍然是512，但是不同序列数FHseq_total扩大了一个因子6!，因而总共为6!×3!×23=34560个序列。唯一跳频号FHhop_unique数仍然是8。
尽管图5-7表示了PERM和XOR模块的三种不同组合例子，但是本领域技术人员将会理解不同的长度和序列数可以通过提供不同的模块组合来实现。例如XOR和PERM运算也可以使用时钟更高的MSB在选择输入p12p11p10…P4P3上进行。
时钟LSB也可以用于与选择线p和e进行运算。但是，在这种情况下，每个片段的跳频不再是唯一的。此外，当考虑整个序列时不能保证以相等概率访问每一跳。
在上面讨论的实施例中，唯一跳频号FHhop_unique的总数限制为2N，这里N是馈入时钟LSB处理模块的输入时钟线数。这就将唯一跳频总数限制到一个有限数集合(例如2、4、8、16、32)。这个总数上的限制可以通过使用模M加法器扩展输出跳频号总数、并通过使用模M计数器减少跳频号总数来避免。例如，10个唯一跳频号可以通过使用N=3个时钟输入线提供8种不同的跳频号、然后使用加法器提供至少两个附加跳频号来得到。
例如，图8表示了图5实施例的一个变化方案，使用PERM模块800串联XOR模块802。PERM模块800和XOR模块802分别接收选择输入p2p1p0和e2e1e0，如图5中的情况。XOR模块802的输出馈入加法器804的第一输入。加法器804的第二输入接收时钟信号c10c9c8…c4c3。
在上述配置中，XOR模块802的输出限定了唯一跳频号FHhop_unique总数=Z(=2N)，这里Z＜M。M个可用跳频号列表中的长度Z的一个分段通过时钟MSB的特定选择来包含。当MSB改变时，包括长度为Z的一个不同分段。优选地，M是一个质数。然后，在M次递增移位后，重新得到原始的Z个跳频号部分。
同样，提供给加法器的时钟比特可以进行XOR和PERM运算，以便以上面针对图6和7所讨论的方式使M长的跳频列表中Z长度分段的选择随机化。
此外，加法运算可以提供给图6和7中的时钟LSB。增加一个固定偏移会给出相位的一个偏移。对于图5所示的基本配置，这样不会给出不同的序列，因为它只产生了相同序列的一个旋转版本。但是当考虑级联分段时，通过增加相位偏移来旋转分段确实会给出不同的FH序列。
在图8中，跳频号数目M大于Z。模M时钟计数器可以用于替换加法器804，以便提供M个跳频号，使得M＜Z。
到目前为止，从图5-8所示的实施例得到的跳频号假设直接代表了跳频。但是，在一些情况下，最好是以间接方式将跳频号映射到跳频上。例如，在一些应用中，最好是只在单个分段中覆盖尽可能大的一部分频谱。连续的跳频号应该对应于相隔足够远的跳频。这样(例如)就防止了连续跳跃对应于相邻的跳频。当用交织来对付突发错误时，将连续跳频隔开就特别有利。
输出跳频号和跳频可以使用RAM或ROM来映射，如图9所示。如这里所示，跳频号用于寻址存储器900，例如RAM或ROM。存储器900包括跳频的指示。这个存储器的内容可以在制造或安装过程中被初始化，因此在一个实施例中其内容在使用中是固定的。
存储器的内容是这样的，该内容的段长为2N(分段长度)，包含被分开得足够远的频率。例如，存储器的内容被表示为M=9(例如，9个跳频号和频率)和N=2(例如，2个LSB时钟线馈入时钟LSB处理模块)。序列长为4(例如22)。总共有9个分段，每个占据4个连续的存储位置。每个分段“跨越”频谱范围从频率1到9，但是相邻的跳跃总是至少为间隔2跳。
本发明已经参考特定实施例进行了描述。但是，本领域技术人员很容易明了用其它形式、而不是上述的优选实施例来实施发明是可能的。这可以在不背离发明精神的前提下进行。优选实施例只是说明性的，不应该认为在任何方面有所限制。本发明的范围由所附的权利要求而不是前面的描述给出，落入权利要求范围的所有变化及等同物都认为是包含于其中的。
权利要求
1．用于无线通信网的跳频发生器，包括至少一个排列(PERM)处理模块，用于处理作为至少一个PERM地址信号的函数的一部分时钟信号；以及至少一个异或(XOR)处理模块，与所述至少一个PERM模块串联，用于处理作为至少一个XOR地址信号的函数的上述一部分时钟信号；其中，所述串联组合的至少一个PERM和XOR模块的输出定义了多个跳频号中的一个；其中，所述地址信号的改变基本上瞬时地产生所述跳频号输出序列的改变；以及其中，所述一部分时钟信号的改变基本上瞬时地产生所述跳频号输出序列相位的改变。
2．用于无线通信网的跳频发生器，包括第一排列(PERM1)处理模块，具有接收第一部分时钟信号的第一PERM1输入，以及接收PERM1选择地址的第二PERM1输入，并具有PERM1输出；第一异或(XOR1)处理模块，具有接收所述PERM1输出的第一XOR1输入，以及接收XOR1选择地址的第二XOR1输入，并具有定义多个Z跳频号中一个的XOR1输出。
3．权利要求2的跳频发生器，其特征在于，所述第一PERM1处理模块基于所述PERM1选择地址来选择性地在所述第一部分时钟信号中切换比特位置。
4．权利要求2的跳频发生器，其特征在于，所述第一XOR1处理模块基于所述XOR1选择地址来对PERM1输出执行按比特的异或逻辑功能。
5．权利要求2的跳频发生器，其特征在于还包括第二异或(XOR2)处理模块，具有接收第二部分所述时钟信号的第一XOR2输入，以及接收XOR2选择地址的第二XOR2输入，并具有定义所述PERM1选择地址的输出；以及第三异或(XOR3)处理模块，具有接收第三部分所述时钟信号的第一XOR3输入，以及接收XOR3选择地址的第二XOR3输入，并具有定义所述XOR2选择地址的输出。
6．权利要求5的跳频发生器，其特征在于还包括第二PERM(PERM2)处理模块，具有接收第四部分所述时钟信号的第一PERM2输入，以及接收PERM2选择地址的第二PERM2输入，并具有定义所述第二XOR2处理模块的所述第一XOR2输入的第一PERM2输出以及定义所述第三XOR3处理模块的所述第一XOR3输入的第二PERM2输出。
7．权利要求5的跳频发生器，其特征在于，所述第一部分时钟信号包括所述时钟信号的最低有效比特，所述第二和第三部分时钟信号包括所述时钟信号的较高阶比特。
8．权利要求2的跳频发生器，其特征在于还包括模M加法器，具有接收所述XOR1输出的第一加法器输入，该XOR1输出定义所述Z个跳频号中的一个；并具有接收第二部分所述时钟信号的第二输入，以及输出M个跳频号中一个的加法器输出。
9．权利要求2的跳频发生器，其特征在于还包括存储与所述Z个输出跳频号对应的多个跳频的存储器，其中，基于由所述第一XOR1模块产生的输入跳频号来选择所述跳频中的一个。
10．权利要求9的跳频发生器，其特征在于，所述频率的设计使跳频序列中连续的跳频号映射到所述存储器中非连续的跳频上。
11．用于无线通信网的跳频发生器，包括第一异或(XOR1)处理模块，具有接收第一部分时钟信号的第一XOR1输入，以及接收XOR1选择地址的第二XOR1输入，并具有XOR1输出；第一排列(PERM1)处理模块，具有接收所述XOR1输出的第一PERM1输入，以及接收PERM1选择地址的第二PERM1输入，并具有定义多个Z跳频号中一个的XOR1输出。
12．权利要求11的跳频发生器，其特征在于，所述第一XOR1处理模块基于所述XOR1选择地址来对第一部分时钟信号执行按比特的异或逻辑功能。
13．权利要求11的跳频发生器，其特征在于，所述第一PERM1处理模块基于所述PERM1选择地址来在所述XOR1输出中选择性地切换比特位置。
14．权利要求11的跳频发生器，其特征在于还包括第二异或(XOR2)处理模块，具有接收第二部分所述时钟信号的第一XOR2输入，以及接收XOR2选择地址的第二XOR2输入，并具有定义所述XOR1选择地址的输出；以及第三异或(XOR3)处理模块，具有接收第三部分所述时钟信号的第一XOR3输入，以及接收XOR3选择地址的第二XOR3输入，并具有定义所述PERM1选择地址的输出。
15．权利要求14的跳频发生器，其特征在于还包括第二PERM(PERM2)处理模块，具有接收第四部分所述时钟信号的第一PERM2输入，以及接收PERM2选择地址的第二PERM2输入，并具有定义所述第二XOR2处理模块的所述第一XOR2输入的第一PERM2输出以及定义所述第三XOR3处理模块的所述第一XOR3输入的第二PERM2输出。
16．权利要求14的跳频发生器，其特征在于，所述第一部分时钟信号包括所述时钟信号的最低有效比特，所述第二和第三部分时钟信号包括所述时钟信号的较高阶比特。
17．权利要求11的跳频发生器，其特征在于还包括模M加法器，具有接收所述XOR1输出的第一加法器输入，该XOR1输出定义所述Z个跳频号中的一个；并具有接收第二部分所述时钟信号的第二输入，以及输出M个跳频号中一个的加法器输出。
18．权利要求11的跳频发生器，其特征在于还包括存储与所述Z个输出跳频号对应的多个跳频的存储器，其中，基于由所述第一PERM1模块产生的输入跳频号来选择所述跳频中的一个。
19．权利要求18的跳频发生器，其特征在于，所述频率的设计使跳频序列中连续的跳频号映射到所述存储器中非连续的跳频上。
20．用于跳频无线网的一种方法，包括如下步骤接收第一部分时钟信号，该时钟信号包括时钟信息比特的行和列；在所述第一部分时钟信号上执行排列处理，以便作为第一排列地址的函数在所述信息比特的列方向上改变比特值；在所述第一部分时钟信号上执行异或处理，以便作为第一异或地址的函数在所述信息比特的行方向上改变比特值；并基于所述排列处理和所述异或处理产生Z个输出跳频号中的一个。
21．权利要求20的方法，其特征在于，所述排列处理在所述异或处理之前。
22．权利要求20的方法，其特征在于，所述异或处理在所述排列处理之前。
23．权利要求20的方法，其特征在于还包括如下步骤在第二部分所述时钟信号和第二排列地址上进行异或处理，从而产生所述第一排列地址；并在第三部分所述时钟信号和第二异或地址上进行异或处理，从而产生所述第一异或地址。
24．权利要求23的方法，其特征在于还包括如下步骤在第四部分所述时钟信号上进行排列处理，从而产生所述第二和第三部分时钟信号。
25．权利要求20的方法，其特征在于还包括如下步骤使用模M加法器处理所述Z个跳频号中的一个，从而产生M个跳频号中的一个。
26．权利要求20的方法，其特征在于还包括如下步骤基于所述Z个输出跳频号中的一个访问存储器，以便提取多个输出跳频中的一个，其中，将所述存储器组织成使得连续的跳频号对应于非连续的跳频。
27．用于无线通信网的跳频发生器，包括排列处理模块，具有接收第一部分时钟信号的第一输入以及接收选择地址的第二输入，并具有定义多个跳频号之一的输出。
28．用于无线通信网的跳频发生器，包括异或处理模块，具有接收第一部分时钟信号的第一输入以及接收选择地址的第二输入，并具有定义多个跳频号之一的输出。
29．用于跳频无线网的一种方法，包括如下步骤接收第一部分时钟信号，该时钟信号包括时钟信息比特的行和列。在所述第一部分时钟信号上进行排列处理，作为地址信号的函数改变所述信息比特列方向上的比特值；并基于所述排列处理产生Z个输出跳频号中的一个。
30．用于跳频无线网的一种方法，包括如下步骤接收第一部分时钟信号，该时钟信号包括时钟信息比特的行和列；在所述第一部分时钟信号上进行异或处理，以便作为地址信号的函数改变所述信息比特行方向上的比特值；并基于所述异或处理产生Z个输出跳频号中的一个。
全文摘要
跳频序列发生器包括串联组合的XOR处理模块以及PERM(排列)处理模块。XOR和PERM模块作为选择地址的函数直接出现在输入时钟线上。跳频发生器产生的跳频号序列可以通过改变选择地址实时地改变,而序列的相位则可以通过改变时钟线上的时钟值实时地改变。在无线散射网络的不同的微网络之间的快速切换中可以找到该频率发生器的示范应用。
文档编号H04B1/713GK1281600SQ9881217
公开日2001年1月24日 申请日期1998年10月6日 优先权日1997年10月14日
发明者J·哈尔特森 申请人:艾利森电话股份有限公司