基于fpga的vga图像存储及读取装置的制造方法
【专利摘要】一种基于FPGA的VGA图像存储及读取装置,它具有对对电路进行控制的FPGA电路；VGA图像读取控制电路，该电路的输出端接FPGA电路的输入端；通信电路，该电路与FPGA电路相连，该装置设计合理、电路简单、集成度高、外围元件少、具有通信接口便于与外围设备通信，可应用于实验室VGA图像存储及读取装置。
【专利说明】
基于FPGA的VGA图像存储及读取装置
技术领域
[0001]本实用新型属于图像通信设备或装置技术领域，具体涉及到基于FPGA的VGA图像存储及读取装置。
【背景技术】
[0002]现实生活中的监控画面是如何实现采集图像，存储图像数据，及读取图像数据的。学生对这三个过程理解有限，对相关的知识了解的不是太多，很有必要做图像的采集，图像的存储，及图像数据的读取实验，然而现用的VGA图像采集及读取实验装置存在下述不足:装置集成度高，不利于学生真正掌握图像的采集，图像的存储，及图像数据的读取过程;不具有网络接口、不利于图像数据的传输;未能有效培养学生的硬件分析，硬件设计能力。
【发明内容】
[0003]本实用新型所要解决的技术问题在于克服上述VGA图像存储及读取装置的不足，提供一种设计合理、电路简单、可靠性高、外围元件少、具有通信接口便于与外围设备通信的基于FPGA的VGA图像存储及读取装置。
[0004]解决上述技术问题采用的技术方案是:它具有:对电路进行控制的FPGA电路;VGA图像读取控制电路，该电路的输出端接FPGA电路的输入端;通信电路，该电路与FPGA电路相连。
[0005]本实用新型的VGA图像读取控制电路为:集成电路U5的35脚接连接器J3的14脚、34脚接连接器J3的13脚、I脚接连接器J3的10脚、3脚接连接器J3的9脚、5脚接连接器J3的I脚、30脚接集成电路U4的E9脚、29脚接集成电路U4的D9脚、17脚接电阻RlO的一端和电容C22的一端、18脚接电阻RlO的另一端和晶振Y4的另一端以及电容C24的一端、42脚接电容ClO的一端、43脚接电容Cll的一端、26脚通过电阻R7接地、23脚通过电阻R8和电阻R9接地并接电容Cl2的一端，集成电路U5的11脚、12脚、28脚、32脚、13脚、9脚、38脚、36脚、15脚依次接集成电路U4的BlO脚、AlO脚、A15脚、F9脚、FlO脚、Cll脚、All脚、B12脚、A12脚，集成电路U5的25脚、14脚、8脚、33脚、40脚、44脚、7脚、37脚接5V电源，集成电路U5的21脚、31脚、1脚、16脚、42脚、6脚、2脚、4脚、39脚、27脚接地，集成电路U6的35脚接电容Cl 2的另一端、38脚接电容C13的一端、39脚接电容Cl 5的一端、44脚接电容Cl 6的一端、42脚接电容Cl 7的一端、41脚接电容C18的一端、22脚接晶振Y3的一端和电容C19的一端、21脚接晶振Y3的另一端和电容C20的一端、30脚接电容C23的一端，集成电路U6的54脚、53脚、51脚、26脚、25脚、19脚?14脚、8脚?5脚、62脚?59脚、20脚、I脚、9脚、2脚、64脚、63脚依次接集成电路U4的Ell脚、B14脚、B13脚、D12脚、D11脚、D14脚、Cl4脚、D3脚、C3脚、B3脚、A3脚、D6脚、D5脚、B4脚、A4脚、B5脚、A2脚、A5脚、E6脚、B6脚、C6脚、F7脚、F6家、B7脚、A7脚，集成电路U6的29脚和52脚以及11脚接3V电源、40脚接A3V电源、23脚和31脚接1.8V电源，集成电路U6的43脚、45脚、32脚、37脚、24脚、34脚、10脚、3脚、57脚、58脚接地，电容C13、电容C15、电容C16的另一端接电容C14的一端，电容C22的另一端接晶振Y4的一端和电容C21的一端，电容C10、电容CU、电容C14、电容C17、电容C18?电容C21、电容C24的另一端接地，电容C23的另一端接1.8V电源，连接器J3的10脚、5脚?8脚、16脚、17脚接地;集成电路U5的型号为CH70002D、集成电路U6的型号为ADV7181B。
[0006]本实用新型的FPGA电路为:集成电路U4的E9脚、D9脚、BlO脚、AlO脚、A15脚、F9脚、FlO 脚、Cll 脚、△11脚、812脚^12脚311脚、814脚、813脚、012脚、011脚、014脚、(:14脚、03脚、C3 脚、B3 脚、A3 脚、D6 脚、D5 脚、B4 脚、A4 脚、B5 脚、A2 脚、A5 脚、E6 脚、B6 脚、C6 脚、F7 脚、F6 家、B7脚、A7脚接VGA图像读取控制电路，集成电路U4的E15脚接晶振Y2的4脚，集成电路U4的Hl 4脚、J4脚、H3脚、J5脚、H13脚、H12脚、G12脚、J3脚、Hl脚、H14脚、H5脚、F4脚依次接连接器J2的13脚?2脚，集成电路U4的D4脚、E5脚、F5脚、BI脚、C2脚、Cl脚、F3脚、G5脚、F2脚接通信电路，集成电路U4的E3脚、G3脚、K3脚、M3脚、P4脚、P7脚、Tl脚、PlO脚、P13脚、T16脚、K14脚、M14脚、E14脚、G14脚、A16脚、ClO脚、C13脚、Al脚、C4脚、C7脚接3V电源，集成电路U4的K7脚、Hll脚、H6脚、GlO脚、G9脚、G8脚、G7脚、G6脚接1.2V电源，集成电路U4的L5脚、F12脚接2.5V电源，集成电路U4的D13脚、N4脚接A1.2V电源，集成电路U4的G4脚、G13脚、K4脚、K13脚、M4脚、M13脚、N7 脚、NlO 脚、P5 脚、P12 脚、R2 脚、R15 脚、E2 脚、H16 脚、H15 脚、E13 脚、E4 脚、DlO 脚、D7 脚、C12脚、C5脚、B15脚、B2脚、JlO脚、J9脚、J8脚、J7脚、HlO脚、H9脚、H8脚、H7脚、E12脚、M5脚接地，晶振Y2的I脚接3V电源、3脚接地，连接器J2的I脚接地;集成电路U4的型号为EP4CE1F17C8，晶振Y2的型号为JHY50M。
[0007]由于本实用新型采用集成电路U4作为FPGA芯片，当接收的是图像存储命令时，集成电路U4启动图像采集存储控制逻辑及缓冲器写控制逻辑，启动采集一帧数据，并将数据存储到集成电路U4的缓冲区；当接收到的是图像读取命令时，集成电路U4启动图像传输控制逻辑，由集成电路U4产生的缓冲器读控制逻辑，从缓冲区读出一帧图像数据，由集成电路U4产生的以太网通信控制逻辑，及串口通信控制逻辑;启动图像数据传输操作，从而输出图像数据，该装置设计合理、电路简单、集成度高、外围元件少、具有通信接口便于与外围设备通信，可应用于实验室VGA图像存储及读取装置。
【附图说明】
[0008]图1是本实用新型电气原理方框图。
[0009]图2是图1中FPGA电路的电子线路原理图。
[0010]图3是图1中通信电路的电子线路原理图。
[0011]图4是图1中VGA图像读取控制电路的电子线路原理图。
【具体实施方式】
[0012]下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。
[0013]实施例1
[0014]在图1中，本实用新型基于FPGA的VGA图像存储及读取装置由FPGA电路、VGA图像读取控制电路、通信电路连接构成，V G A图像读取控制电路的输出端接F P G A电路的输入端，FPGA电路与通信电路相连。
[0015]在图2中，本实施例的FPGA电路由集成电路U4、晶振Y2、连接器J2连接构成，集成电路U4的型号为EP4CE10F17C8，晶振Y2的型号为JHY50M。集成电路U4的E9脚、D9脚、BlO脚、AlO脚、A15 脚、F9 脚、FlO 脚、Cll 脚、All 脚、B12 脚、A12 脚、E11脚、B14脚、B13脚、D12脚、D11脚、D14脚、Cl 4脚、D3 脚、C3 脚、B3 脚、A3 脚、D6 脚、D5 脚、B4 脚、A4 脚、B5 脚、A2 脚、A5 脚、E6 脚、B6 脚、C6脚、F7脚、F6家、B7脚、A7脚接VGA图像读取控制电路，集成电路U4的E15脚接晶振Y2的4脚，集成电路U4的H14脚、J4脚、H3脚、J5脚、H13脚、H12脚、G12脚、J3脚、Hl脚、H14脚、H5脚、F4脚依次接连接器J2的13脚?2脚，集成电路U4的D4脚、E5脚、F5脚、BI脚、C2脚、Cl脚、F3脚、G5脚、F2脚接通信电路，集成电路U4的E3脚、G3脚、K3脚、M3脚、P4脚、P7脚、TI脚、Pl O脚、Pl 3脚、T16脚、K14脚、M14脚、E14脚、G14脚、A16脚、ClO脚、C13脚、Al脚、C4脚、C7脚接3V电源，集成电路U4的K7脚、Hll脚、H6脚、GlO脚、G9脚、G8脚、G7脚、G6脚接1.2V电源，集成电路U4的L5脚、F12脚接2.5V电源，集成电路U4的D13脚、N4脚接Al.2V电源，集成电路U4的G4脚、Gl3脚、K4脚、K13 脚、M4 脚、M13 脚、N7 脚、NlO 脚、P5 脚、P12 脚、R2 脚、R15 脚、E2 脚、H16 脚、H15 脚、E13 脚、E4脚、DlO 脚、D7 脚、C12 脚、C5 脚、B15 脚、B2 脚、JlO 脚、J9 脚、J8 脚、J7 脚、HlO 脚、H9 脚、H8 脚、H7脚、E12脚、M5脚接地，晶振Y2的I脚接3V电源、3脚接地，连接器J2的I脚接地。
[0016]在图3中，本实施例的通信电路由集成电路Ul、集成电路U2、集成电路U3、电阻Rl?电阻R6、电容Cl?电容C9、晶振Y1、连接器Jl连接构成，集成电路Ul的型号为ENC28J60、集成电路U2的型号为HR911102A、集成电路U3的型号为SP3223。集成电路Ul的4脚?10脚依次接集成电路U4的D4脚、E5脚、F5脚、BI脚、C2脚、CI脚、F3脚，集成电路UI的11脚接地、14脚通过电阻R3接地、I脚接电容C2的一端、24脚接电阻R5的一端和晶振Yl的一端以及电容C3的一端、23脚接电阻R5的另一端和晶振Yl的另一端以及电容C5的一端、17脚接集成电路U2的I脚并通过电阻Rl接集成电路U2的3脚和电容Cl的一端、16脚接集成电路U2的2脚并通过电阻R2接集成电路U2的3脚、27脚接集成电路U2的9脚、26脚接集成电路U2的12脚、13脚接集成电路U2的7脚并通过电阻R4接集成电路U2的6脚和电容C4的一端、12脚接电容C4的一端并通过电阻R6接集成电路U2的8脚，集成电路Ul的28脚、25脚、15脚、19脚、20脚接3V电源，集成电路Ul的2脚、22脚、21脚、18脚接地，集成电路U2的13脚和14脚接地，集成电路U3的2脚接电容C7的一端、4脚接电容C7的另一端、5脚接电容C9的一端、6脚接电容C9的另一端、13脚接集成电路U4的G5脚、15脚接集成电路U4的F2脚、3脚接电容C6的一端、7脚接电容C8的一端、17脚接连接器JI的2脚、16脚接连接器JI的3脚，集成电路U3的20脚和19脚接3V电源、14脚和I脚以及18脚接地，电容Cl?电容C6、电容C8接地，连接器Jl的I脚接地。
[0017]在图4中，本实施例的VGA图像读取控制电路由集成电路U5、集成电路U6、电阻R7?电阻Rl O、电容Cl O?电容C24、晶振Y3、晶振Y4、连接器J3连接构成，集成电路U5的型号为CH70002D、集成电路U6的型号为ADV7181B。集成电路U5的35脚接连接器J3的14脚、34脚接连接器J3的13脚、I脚接连接器J3的10脚、3脚接连接器J3的9脚、5脚接连接器J3的I脚、30脚接集成电路U4的E9脚、29脚接集成电路U4的D9脚、17脚接电阻RlO的一端和电容C22的一端、18脚接电阻RlO的另一端和晶振Y4的另一端以及电容C24的一端、42脚接电容ClO的一端、43脚接电容Cll的一端、26脚通过电阻R7接地、23脚通过电阻R8和电阻R9接地并接电容C12的一端，集成电路U5的11脚、12脚、28脚、32脚、13脚、9脚、38脚、36脚、15脚依次接集成电路U4的BlO脚、AlO脚、A15脚、F9脚、FlO脚、Cl I脚、Al I脚、B12脚、A12脚，集成电路U5的25脚、14脚、8脚、33脚、40脚、44脚、7脚、37脚接5V电源，集成电路U5的21脚、31脚、1脚、16脚、42脚、6脚、2脚、4脚、39脚、27脚接地，集成电路U6的35脚接电容Cl 2的另一端、38脚接电容Cl 3的一端、39脚接电容C15的一端、44脚接电容C16的一端、42脚接电容C17的一端、41脚接电容C18的一端、22脚接晶振Y3的一端和电容C19的一端、21脚接晶振Y3的另一端和电容C20的一端、30脚接电容C23的一端，集成电路U6的54脚、53脚、51脚、26脚、25脚、19脚?14脚、8脚?5脚、62脚?59脚、20脚、I脚、9脚、2脚、64脚、63脚依次接集成电路U4的E11脚、BI4脚、BI 3脚、D12脚、D11 脚、D14脚、C14脚、D3脚、C3脚、Β3脚、A3脚、D6脚、D5脚、Β4脚、Α4脚、Β5脚、Α2脚、Α5脚、Ε6脚、Β6脚、C6脚、F7脚、F6家、Β7脚、Α7脚，集成电路U6的29脚和52脚以及11脚接3V电源、40脚接A3V电源、23脚和31脚接1.8V电源，集成电路U6的43脚、45脚、32脚、37脚、24脚、34脚、10脚、3脚、57脚、58脚接地，电容C13、电容C15、电容C16的另一端接电容C14的一端，电容C22的另一端接晶振Υ4的一端和电容C21的一端，电容C10、电容CU、电容C14、电容C17、电容C18?电容C21、电容C24的另一端接地，电容C23的另一端接1.8V电源，连接器J3的10脚、5脚?8脚、16脚、17脚接地。
[0018]本实用新型的工作原理如下:
[0019]系统上电，集成电路U4开始初始化，系统做了四方面的工作:一是，产生图像采集的控制逻辑;二是，产生以太网通信的控制逻辑;三是，产生串口通信控制逻辑；四是，产生缓冲器的控制逻辑。
[0020]当外部的串口设备发布图像存储命令，或图像读取命令时，命令数据从连接器Jl的3脚输出，输入到集成电路U3的16脚。集成电路U3是电平变换芯片，命令数据从集成电路U3的15脚输出。输入到集成电路U4的F2脚，经过集成电路U4内部串口控制逻辑，接收命令数据，并对命令数据处理:当接收的是图像存储命令时，集成电路U4启动图像采集存储控制逻辑。
[0021 ]图像信号从连接器J3的脚I脚、9脚、2脚、13脚、14脚输出，输入到集成电路U5的5脚、3脚、I脚、34脚、35脚，集成电路U5实现模拟RGB信号转化成CVBS信号，经过集成电路U5的内部处理，从集成电路U5的23脚输出，经过电阻R8、电容Cl2输入到集成电路U6的35脚，集成电路U6实现CVBS信号转化成数字RGB信号，经过集成电路U6的内部处理，图像信号从集成电路U6的26脚、25脚、19脚?14脚、8脚?5脚、62脚?59脚、20脚、I脚、9脚、2脚、64脚、63脚输出。输入到集成电路U4的D12脚、Dll脚、D14脚、C14脚、D3脚、C3脚、Β3脚、A3脚、D6脚、D5脚、Β4脚、Α4脚、Β5脚、Α2脚、Α5脚、Ε6脚、Β6脚、C6脚、F7脚、F6家、Β7脚、Α7脚。由集成电路U4产生的图像采集控制逻辑，及缓冲器写控制逻辑;启动采集一帧数据，并将数据存储到集成电路U4的缓冲区。
[0022]当接收的是图像读取命令时，集成电路U4启动图像传输控制逻辑。由集成电路U4产生的缓冲器读控制逻辑;从缓冲区读出一帧图像数据；由集成电路U4产生的以太网通信控制逻辑，及串口通信控制逻辑;启动图像数据传输操作:图像数据从集成电路U4的引脚D4脚、Β5脚、F5脚、BI脚、C2脚、Cl脚、F3脚输出，输入到集成电路Ul的4脚?10脚。从集成电路Ul的16脚、17脚输入到集成电路U2的I脚、2脚。从集成电路U2的Jl脚?J8脚输出图像数据，或图像数据从集成电路U4的G5脚输出，输入到集成电路U3的13脚，经过集成电路U3的电平变换，从集成电路U3的17脚输出，输入到连接器Jl的2脚，从而输出图像数据。
【主权项】
1.一种基于FPGA的VGA图像存储及读取装置，其特征在于它具有: 对电路进行控制的FPGA电路； VGA图像读取控制电路，该电路的输出端接FPGA电路的输入端； 通信电路，该电路与FPGA电路相连。2.根据权利要求1所述的基于FPGA的VGA图像存储及读取装置，其特征在于所述的VGA图像读取控制电路为:集成电路U5的35脚接连接器J3的14脚、34脚接连接器J3的13脚、I脚接连接器J3的10脚、3脚接连接器J3的9脚、5脚接连接器J3的I脚、30脚接集成电路U4的E9脚、29脚接集成电路U4的D9脚、17脚接电阻RlO的一端和电容C22的一端、18脚接电阻RlO的另一端和晶振Y4的另一端以及电容C24的一端、42脚接电容ClO的一端、43脚接电容Cll的一端、26脚通过电阻R7接地、23脚通过电阻R8和电阻R9接地并接电容C12的一端，集成电路U5的11脚、12脚、28脚、32脚、13脚、9脚、38脚、36脚、15脚依次接集成电路U4的BlO脚、AlO脚、A15脚、F9脚、FlO脚、Cll脚、All脚、B12脚、A12脚，集成电路U5的25脚、14脚、8脚、33脚、40脚、44脚、7脚、37脚接5V电源，集成电路U5的21脚、31脚、1脚、16脚、42脚、6脚、2脚、4脚、39脚、27脚接地，集成电路U6的35脚接电容C12的另一端、38脚接电容C13的一端、39脚接电容C15的一端、44脚接电容C16的一端、42脚接电容C17的一端、41脚接电容C18的一端、22脚接晶振Y3的一端和电容Cl 9的一端、21脚接晶振Y3的另一端和电容C20的一端、30脚接电容C23的一端，集成电路U6的54脚、53脚、51脚、26脚、25脚、19脚?14脚、8脚?5脚、62脚?59脚、20脚、I脚、9脚、2脚、64脚、63脚依次接集成电路U4的Ell脚、B14脚、B13脚、D12脚、Dll脚、D14脚、C14脚、D3脚、C3脚、B3脚、A3脚、D6脚、D5脚、B4脚、A4脚、B5脚、A2脚、A5脚、E6脚、B6脚、C6脚、F7脚、F6家、B7脚、A7脚，集成电路U6的29脚和52脚以及11脚接3V电源、40脚接A3V电源、23脚和31脚接1.8V电源，集成电路U6的43脚、45脚、32脚、37脚、24脚、34脚、1脚、3脚、57脚、58脚接地，电容C13、电容C15、电容C16的另一端接电容C14的一端，电容C22的另一端接晶振Y4的一端和电容C21的一端，电容C10、电容C11、电容C14、电容C17、电容C18?电容C21、电容C24的另一端接地，电容C23的另一端接1.8V电源，连接器J3的1脚、5脚?8脚、16脚、17脚接地;集成电路U5的型号为CH70002D、集成电路U6的型号为ADV7181B。3.根据权利要求1所述的基于FPGA的VGA图像存储及读取装置，其特征在于所述的FPGA电路为:集成电路U4的E9脚、D9脚、BlO脚、AlO脚、A15脚、F9脚、FlO脚、Cll脚、All脚、B12脚、Al 2脚、E11 脚、B14脚、B13脚、D12脚、D11 脚、D14脚、C14脚、D3脚、C3脚、B3脚、A3脚、D6脚、D5脚、B4脚、A4脚、B5脚、A2脚、A5脚、E6脚、B6脚、C6脚、F7脚、F6家、B7脚、A7脚接VGA图像读取控制电路，集成电路U4的E15脚接晶振Y2的4脚，集成电路U4的H14脚、J4脚、H3脚、J5脚、H13脚、H12脚、G12脚、J3脚、Hl脚、H14脚、H5脚、F4脚依次接连接器J2的13脚?2脚，集成电路U4的D4脚、E5脚、F5脚、BI脚、C2脚、Cl脚、F3脚、G5脚、F2脚接通信电路，集成电路U4的E3脚、G3脚、K3脚、M3脚、P4脚、P7脚、TI 脚、P1脚、P13脚、T16脚、K14脚、Ml 4脚、E14脚、G14脚、A16脚、C1脚、C13脚、Al脚、C4脚、C7脚接3V电源，集成电路U4的K7脚、Hll脚、H6脚、GlO脚、G9脚、G8脚、G7脚、G6脚接1.2V电源，集成电路U4的L5脚、Fl2脚接2.5V电源，集成电路U4的D13脚、N4脚接A1.2V电源，集成电路U4的G4脚、G13脚、K4脚、K13脚、M4脚、M13脚、N7脚、NlO脚、P5脚、P12脚、R2 脚、R15 脚、E2 脚、H16 脚、H15 脚、E13 脚、E4 脚、DlO 脚、D7 脚、C12 脚、C5 脚、B15 脚、B2 脚、JlO脚、J9脚、J8脚、J7脚、HlO脚、H9脚、H8脚、H7脚、E12脚、M5脚接地，晶振Y2的I脚接3V电源、3脚接地，连接器J2的I脚接地;集成电路U4的型号为EP4CEI OFl 7C8，晶振Y2的型号为JHY50M。
【文档编号】H04N19/423GK205596229SQ201620303002
【公开日】2016年9月21日
【申请日】2016年4月12日
【发明人】王晶, 李艳, 高海
【申请人】榆林学院