电气膜体的制造方法
【专利摘要】本发明的电气膜体的制造方法以短时间高效率且高精度地形成薄膜电阻等元件。该电气膜体的制造方法是将膜体形成为符合所希望的电气特性的形状的电气膜体的制造方法，其具有以下工序：在基板层上形成电气膜体的成膜工序，测量在该成膜工序中成膜的电气膜体的面内的电气特性的电气特性测量工序；基于在该电气特性测量工序中测量到的电气特性设定电气膜体的形状的电气膜体形状设定工序，以及形成在该电气膜体形状设定工序中所设定的形状的电气膜体的电气膜体形成工序。
【专利说明】电气膜体的制造方法
【技术领域】
[0001]本发明涉及将膜体形成为符合所期望的电气特性的形状和大小的电气膜体的制
造方法。
【背景技术】
[0002]近年来，随着布线基板的电路的高密度化，电阻等也由薄膜形成。并且，布线基板也变得多层化。这种例子有，专利文献1中记载的附带电容器的电路基板以及使用该电路基板的多层电路基板，和专利文献2中记载的元件内置多层布线板。
[0003]专利文献1的多层电路基板是在绝缘基板的表面形成印刷电容器而构成的的附带电容器的电路基板。上述印刷电容器由在上述绝缘基板的表面用铜箔形成的第1电极、和在上述第1电极上用介质浆料形成的介电层和在上述介电层上用导电涂料形成的第2电极构成。
[0004]专利文献2的元件内置多层布线板具有:形成有第1布线图案的芯基材，涂布和形成于具有第1布线图案的面一侧的所述芯基材上的、贯穿连接用有底孔设置的绝缘层，形成于绝缘层的表面的至少一个的内置元件，以及没有连接内置元件的第2布线图案。在第
1、第2布线图案之间通过连接用有底孔电气连接，内置元件采用至少不与任何其他的内置元件电气连接或磁性连接、且其特性能够分别调整的结构。
[0005]在这种基板上，布线等形成如下。在此，作为布线等中的一个，以薄膜状的电阻为例进行说明。
[0006]电阻1采用如图1所示的结构。图1中的2是形成于有机绝缘层3上的电阻薄膜部。该电阻薄膜部2是用光刻法等方法形成的。电阻薄膜部2的两端设置有电极部4。该电极部4是用电镀等方法形成的。
[0007]该电阻1的制造方法在图2以及图3中示出。图2是示出电阻1的制造工序的示意图。图3是示出电阻1的制造工序的流程图。下面一边基于图2进行说明，一边适当地提到图3的流程图。
[0008]首先，如图2的(a)所示，在作为基板层的有机绝缘层3上形成电阻薄膜7 (步骤
S1)。接着，如图2的(b)所示，通过使用了基于目的膜厚(目标膜厚)的规定线宽数据(理论计算出的线宽数据)的光刻法形成光刻胶层8 (步骤S2)。
[0009]接着，如图2的(c)所示，利用蚀刻法进行电阻膜7的图案形成(步骤S3)。这之后，如图2的(d)所示，剥离光刻胶层8，进一步形成电极9 (步骤S4)。然后，如图2的(e)所示，使探针10接触到电极9，施加电流测量电压并确认电阻值(步骤S5)。
[0010]其他的布线等也采用同样的方法形成。
[0011]现有技术文献
[0012]专利文献
[0013]专利文献1日本特开平08-125302号公报
[0014]专利文献2日本特开2003-17858号公报
【发明内容】
[0015]发明要解决的课题
[0016]然而，在上述那样的多层布线基板中，即使按照规定的装置条件成膜，按照设计的图案宽度形成电阻等图案，被成膜的溅射膜等的特性(薄层电阻等)也可能会产生偏差。也就是说，基础的有机绝缘层等的表面状态不均匀，或绝缘膜的厚度存在偏差时，薄层电阻等的特性就可能会产生偏差。
[0017]并且，在形成多个电阻的情况下，如图4的(a) (b)所示那样，电阻值的分布中偏差较小，具有规格中心的电阻值的薄膜电阻较多，都包含在允许范围内(规格上限以及下限的范围内)则是目标。但是，实际上，如果如图5的(a) (b)所示，电阻值的分布偏向规格下限侧的薄膜电阻较多，或者如图6的(a) (b)所示，电阻值的分布偏向规格上限侧的薄膜电阻较多的话，就会产生很多规格外的物品。
[0018]因此，使用以往的制造方法的话，如果电阻等的特性有偏差，则最终形成的电阻的电阻值等特性就会在基板面内因位置不同而有偏差，无法满足所希望的基准值。
[0019]在这种情况下，例如，需要通过进行对所形成的薄膜电阻照射激光去除其一部分的裁剪等调整电阻值。但是，在布线基板上形成的薄膜电阻的数量很多，或者如上述那样电阻值的偏差很大的情况下，对该电阻值的调整就需要时间等，从而影响到布线基板的制造时间和成本。
[0020]本发明是鉴于这个问题点的发明，其目的在于，提供一种无论电阻值等的特性分布是否有偏差，都能够在较短时间高效率、低成本且高精度地形成符合目标特性的元件的电气膜体制造方法。
[0021]用于解决课题的手段
[0022]本发明所涉及的电气膜体的制造方法是将膜体形成为符合所希望的电气特性的形状的制造方法，其特征在于，具有以下工序:在基板层上形成电气膜体的成膜工序；测量在该成膜工序中成膜的电气膜体的面内的电气特性的电气特性测量工序；基于在该电气特性测量工序中测量到的电气特性设定电气膜体的形状的电气膜体形状设定工序；以及形成在该电气膜体形状设定工序中所设定的形状的电气膜体的电气膜体形成工序。
[0023]发明的效果
[0024]采用本发明所涉及的电气膜体制造方法，能够短时间高效率且高精度地形成薄膜电阻等元件。
【专利附图】
【附图说明】
[0025]图1是示出薄膜电阻的俯视图。
[0026]图2是示出以往的薄膜电阻的制造工序的示意图。
[0027]图3是示出以往的薄膜电阻的制造工序的流程图。
[0028]图4是示出电阻值的分布中偏差较小，具有规格中心的电阻值的薄膜电阻较多，包含在允许范围内(规格上限以及下限的范围内)的状态的电阻值分布以及图表。
[0029]图5是示出电阻值的分布偏向规格下限侧的薄膜电阻较多的状态的电阻值分布以及图表。[0030]图6是示出电阻值的分布偏向规格上限侧的薄膜电阻较多的状态的电阻值分布以及图表。
[0031]图7是示出本发明的实施形态所涉及的薄膜电阻的制造工序的示意图。
[0032]图8是示出本发明的实施形态所涉及的薄膜电阻的制造工序的流程图。
[0033]图9是示出在有机绝缘层形成了电阻薄膜和光刻胶的状态的俯视图。
[0034]图10是示出将薄膜电阻分为9个区块，在每个区块形成光刻胶，并形成了电阻薄膜的状态的俯视图。
[0035]图11是示出将光刻胶形成为基于9处薄膜电阻形成位置的薄层电阻值设定的电阻形状的状态的俯视图。
[0036]图12是示出通过蚀刻法进行了电阻薄膜的图案形成的状态的俯视图。
[0037]图13是示出形成了电极的状态的俯视图。
【具体实施方式】
[0038]以下，参照附图关于本发明的实施形态所涉及的电气膜体的制造方法进行说明。本实施形态的电气膜体的制造方法可以适用于各种薄膜形成方法，以下以光刻法为例进行说明。在光刻法中，使用对描绘在光掩模上的元件、电路的图案进行烧印的曝光装置等。首先用旋转涂布机、喷涂等在绝缘层上形成光刻胶，该光刻胶感光后，描绘在光掩模上的元件、电路图案就被烧印。然后，通过蚀刻将不要的部分去除，进一步用电镀等方法形成电极等。使用该光刻法，对本实施形态的电气膜体的制造方法进行说明。在下面的叙述中，作为电气膜体以薄膜电阻为例进行说明。
[0039][第一实施形态]
[0040]首先，关于本发明的第一实施形态进行说明。本实施形态的薄膜电阻制造方法为，测量薄膜的面内的电阻值，并测量薄膜的面内的电阻值的分布，根据各电阻的形成位置(电气膜体形成位置)的电阻值设定电阻薄膜的形状，形成薄膜电阻。该电阻的制造方法在图
7、8中示出。图7是示出电阻的制造工序的示意图。图8是示出电阻的制造工序的流程图。在以下的叙述中，一边基于图7进行说明，一边适当地提到图8的流程图。
[0041]本实施形态的薄膜电阻的制造方法采用具有成膜工序，电气特性测量工序，作为电气膜体形状设定工序的薄膜电阻形状设定工序，和作为电气膜体形成工序的薄膜电阻形成工序的构成。
[0042]成膜工序是在基板层形成薄膜的工序。在成膜工序中，如图7的(a)所示，在作为基板层的有机绝缘层16上形成电阻薄膜17 (步骤S11)。作为成为该电阻薄膜17的母材的材料，例如有Cr、NiP、NiCr、NiB、N1、Ta、TaN、T1、TiO或包含这些材料的合金材料。成为电阻的母材的薄膜的形成有溅射法、蒸镀法、非电解电镀法、电镀法、纳米厚浆涂层法或这些方法的复合方法。
[0043]接着，如图7的(b)所示，在电阻薄膜17的上表面全表面形成光刻胶18。
[0044]电气特性测量工序是对在上述成膜工序中成膜了的薄膜的面内的电阻值进行测量的工序。在电气特性测量工序中，在电阻的电阻形成位置附近形成测量用图案，直接测量电阻的电阻形成位置附近的电阻值。
[0045]具体来说，如图7的(c)所示，任意设定电阻测量用图案，通过光刻，将光刻胶18形成为电阻测量用图案(步骤S12)。
[0046]接着，如图7的(d)所示，通过图案蚀刻，将电阻膜17形成为电阻测量用图案(步骤S13)。去除光刻胶18并形成电阻19 (参照图7的(e))。
[0047]接着，如图7的(e)所示，使探针20接触到电阻19，通过施加电流以及测量电压对电阻测量用图案的电阻值进行测量(步骤S14)。并且，对该电阻测量用图案的线长以及线宽进行测量(步骤S15)。
[0048]接下来，进入到薄膜电阻形状设定工序。薄膜电阻形状设定工序是基于在上述电气特性测量工序中测量到的电阻值设定薄膜电阻的形状的工序。根据上述电阻测量用图案的测量结果计算薄层电阻值，设定薄膜电阻的形状。
[0049]具体来说，根据上述电阻测量用图案的电阻值、线长以及线宽，计算薄膜电阻的形成位置的薄层电阻值(步骤S16)。根据该薄层电阻值校正电阻测量用图案的线长、线宽，对电阻的线长、线宽进行计算，使其构成规定的电阻值(步骤S17)。另外，在预先设定了电阻的长度的情况下，仅计算其线宽。
[0050]接着，根据上述校正线长以及校正线宽设定电阻的尺寸以及形状，根据该电阻的尺寸以及形状制成光刻数据(步骤S18)。
[0051]接着，进入到薄膜电阻形成工序。薄膜电阻形成工序是形成在上述薄膜电阻形状设定工序中所设定的形状的薄膜电阻的工序。在该薄膜电阻形成工序中，首先如图7的(f)所示，再次在电阻薄膜17的上表面整个表面形成光刻胶18，形成电阻形状的光刻胶18 (步骤S19)。即，通过使用了校正线长以及校正线宽的图案数据的光刻，形成电阻形状的光刻胶18，该校正线长以及校正线宽的图案数据是根据基于根据上述电阻的尺寸以及形状制成的光刻数据得到的。
[0052]接着，如图7的(g)所示，通过蚀刻进行电阻膜17的图案形成(步骤S20)。这之后，如图7的(h)所示，剥离光刻胶18，形成电极21 (步骤S21)，如图7的(i)所示，使探针20接触到电极21，施加电流并测量电压，从而确认电阻值(步骤S22)。
[0053]根据以上所述，能够在电阻值的分布不均的电阻薄膜17上，吸收该偏差，以较短时间高效率且高精度地形成设定电阻值的薄膜电阻22。
[0054][第二实施形态]
[0055]接着，对本发明的第二实施形态进行说明。本实施形态的电气膜体制造方法是用于同时制造多个薄膜电阻的制造方法。
[0056]在有机绝缘层上的整个表面形成电阻薄膜17之后，测量基板面内整个区域的薄膜薄层电阻的分布，将该面内分布反映到用于电阻图案形成的光刻数据之中。具体来说，为了能按照薄层电阻值的面内分布形成所希望的电阻值的电阻，在基板面内的各个电阻形成位置处调整电阻的线长以及线宽。由此，能够在基板整个表面将各电阻的电阻值的偏差一起吸收，高效率地得到偏差较小的高精度的电阻。而且，能够同时得到多个电阻。
[0057]本实施形态的电气膜体制造方法是将上述第1实施形态的电气膜体制造方法适用到多个电阻的情况。具体来说，本实施形态的电气膜体制造方法具有:在基板层上对于该基板层的整个表面形成薄膜的成膜工序，对在该成膜工序中成膜了的薄膜的面内整个区域的电阻值进行测量的电气特性测量工序，根据在该电气特性测量工序中测量的上述薄膜内的各电阻形成位置的电阻值对薄膜体的形状进行设定的电气膜体形状设定工序，以及形成在该电气膜体形状设定工序中根据上述各电阻形成位置所设定的形状的薄膜电阻的薄膜体形成工序。
[0058]基于图9?13对本实施形态的电气膜体制造方法进行说明。在本实施形态中也使用电阻作为薄膜体进行说明。另外，由于各个处理以及电阻的构成与第1实施形态的电阻22相同，因此对于相同的构件采用相同的符号，省略其说明。以下，以同时制造被分为9个区块的18个电阻22的情况为例进行说明。
[0059]图9像图7的(b) —样，处于在有机绝缘层16上形成了电阻薄膜17和光刻胶18的状态。
[0060]图10是将电阻薄膜17分为9个区块，在每个区块上，像图7的(c)一样形成了光刻胶18，并像图7的(d)—样形成了电阻薄膜17的状态。由此，在9区块每个区块各形成一个电阻测量用图案。然后，计算9个电阻测量用图案的电阻值，并测量电阻薄膜17整个区域的薄层电阻值的分布。然后，基于各电阻形成位置(9处电阻形成位置)的薄层电阻值设定电阻的形状。
[0061]图11像图7的(f) 一样，处于将光刻胶18形成为基于各电阻形成位置(9处电阻形成位置)的薄层电阻值所设定的电阻的形状的状态。此时，由于在电阻薄膜17的上表面的9处电阻形成位置测量到的各薄层电阻值因为分布的偏差而不同，光刻胶18的形状也在9处各电阻形成位置分别不同。
[0062]图12像图7的(g)—样，处于通过蚀刻进行了电阻膜17的图案形成的状态。由此，在9处各电阻形成位置形成各不相同的电阻膜17 (电阻22)。
[0063]图13像图7的(h)—样，处于形成了电极21的状态。这之后，像图7的(i )一样，使探针20接触到电极21，施加电流并测量电压，从而确认电阻值。
[0064]由此，能够以较短时间高效率地进行多个电阻22的电阻值调整，可以形成电阻值更加精密的电阻22。
[0065]进一步地，通过增加配置在基板面内的薄层电阻值测量图案的数量(区块数量)，使得调整间隔细密，能够进行更加精密的电阻值调整。
[0066][变形例]
[0067]在上述各实施形态中，制造了电阻作为电气膜体，但是除此以外，也可以适用于薄膜电容器或者薄膜电容器的电极等电气膜体的制造。在这种情况下，在电气膜体的整个表面测量的电气特性就变成电容或者介电常数。
[0068]又，用光刻法进行图案形成时的曝光装置由于就每个基板改变面内的电阻图案线宽等，因而使用激光直接成像装置，对各基板进行直接成像是有效的。又，即使在采用使用玻璃掩模、薄掩模等的掩模曝光装置的情况下，也能够通过制作反映了各个基板的薄层电阻值的掩模，得到同样的效果。
[0069]在上述各实施形态中，作为用来测量基板面内的薄层电阻的方法，举例说明有形成形状、结构与电阻图案形状、结构相同的测量用图案并根据其电阻值测量薄层电阻的方法，但是也可以使用其他的方法。也就是说，也可以采用基于范德堡(van der pauw法)的四边形、三叶草形的用于测量薄层电阻的特有的图案来进行测量。又，不使用测试图案，使用4探针法的薄层电阻测量方法也是可以的。
[0070]在上述各实施形态中，举例说明了电阻线宽的调整，但是在薄膜电阻的上部有电极部的情况下，通过调整电极部的光刻数据使电极部的大小发生变化，其结果调整了电阻的线长，从而得到所希望的电阻值的方法也是有效的。也可以直接调整电阻的线长。
[0071]在上述各实施形态中，举例说明了电阻线宽的调整，但是在薄膜电阻与电极部之间存在用于应力缓和和表面保护的有机绝缘层的情况下，调整绝缘开口的光刻数据，调整连接薄膜电阻和电极部的有机绝缘层开口的大小，使开口间的距离改变，其结果调整了电阻的线长，从而得到所希望的电阻值的方法也是有效的。
[0072]又，本发明不被上述各实施形态、各变形例所限定，在实施阶段可以在不脱离其中心思想的范围内对构件进行变形并具体化。又，利用上述各实施形态、各变形例中揭示的多个构件的适当组合，可以形成多种发明。
[0073]符号说明
[0074]16:有机绝缘层，17:电阻薄膜，18:光刻胶，19:电阻，20:探针，21:电极，22:薄膜电阻。
【权利要求】
1.一种电气膜体的制造方法，其是将膜体形成为符合所希望的电气特性的形状的制造方法，其特征在于，具有以下工序:在基板层上形成电气膜体的成膜工序；测量在该成膜工序中成膜的电气膜体的面内的电气特性的电气特性测量工序；基于在该电气特性测量工序中测量到的电气特性设定电气膜体的形状的电气膜体形状设定工序；以及形成在该电气膜体形状设定工序中所设定的形状的电气膜体的电气膜体形成工序。
2.如权利要求1所记载的电气膜体的制造方法，其特征在于，在所述成膜工序中，所述基板层的电气膜体形成于该基板层的整个表面，在所述电气特性测量工序中，测量所述电气膜体内全部区域的电气特性，在所述电气膜体形状设定工序中，根据所述电气膜体内的各电气膜体形成位置的电气特性，设定电气膜体的形状，在所述电气膜体形成工序中，形成根据所述各电气膜体形成位置所设定的形状的电气膜体。
3.如权利要求1所记载的电气膜体的制造方法，其特征在于，所述电气膜体为电阻，所述电气特性为电阻值。
4.如权利要求1所记载的电气膜体的制造方法，其特征在于，所述电气膜体为电容器或者电容器的电极，所述电气特性为电容量或者介电常数。
5.如权利要求1所记载的电气膜体的制造方法，其特征在于，在所述基板层上，同时制造所设定的形状的多个电气膜体。
6.如权利要求2所记载的电气膜体的制造方法，其特征在于，在所述基板层上，同时制造所设定的形状的多个电气膜体。
7.如权利要求3所记载的电气膜体的制造方法，其特征在于，在所述基板层上，同时制造所设定的形状的多个电气膜体。
8.如权利要求4所记载的电气膜体的制造方法，其特征在于，在所述基板层上，同时制造所设定的形状的多个电气膜体。
9.一种电气膜体，其是将膜体形成为符合所希望的电气特性的形状的电气膜体，其特征在于，通过具有以下步骤的工序制造:在基板层上形成电气膜体的成膜步骤；测量在该成膜步骤中成膜的电气膜体的面内的电气特性的电气特性测量步骤；基于在该电气特性测量步骤中测量到的电气特性设定电气膜体的形状的电气膜体形状设定步骤；以及形成在该电气膜体形状设定步骤中所设定的形状的电气膜体的电气膜体形成步骤。
【文档编号】H05K1/16GK103687298SQ201310407995
【公开日】2014年3月26日 申请日期:2013年9月9日 优先权日:2012年9月10日
【发明者】菅井孝安, 小田部昇 申请人:日本麦可罗尼克斯股份有限公司