存储元件及其操作方法
【技术领域】
[0001]本发明是有关于一种半导体元件及其操作方法，且特别是有关于一种存储元件及其操作方法。
【背景技术】
[0002]—般而言,非易失性存储器(non-volatile memory)可进行多次数据的存入、读取、擦除等操作，且具有当电源供应中断时，所储存的数据不会消失的优点。因此，非易失性存储器已成为个人计算机和电子设备所广泛采用的一种存储元件，以维持电器产品开机时的正常操作。
[0003]然而，随着半导体元件集成度的提升，存储元件中各个部件的尺寸也日益缩减。举例而言，当与非门闪存(NAND flash memory)的存储单元尺寸缩减的情况下,次30纳米的浮置栅极的关键尺寸也将会受到限制。为了达到高密度以及高效能的目标，在制造半导体元件时，倾向形成向上叠层的结构，以更有效利用晶圆面积。因此，具有高深宽比(highaspect rat1)的半导体结构经常出现在小尺寸元件中。
[0004]然而，在制造上述高深宽比的小尺寸元件时，于光刻及刻蚀工艺上将极具挑战。举例而言，接近基底表面的导体层可能因为刻蚀不完全而与邻近的导体层相连。此现象将导致后续施加电压于元件时，产生慢速编程(slow program)、电荷损失(charge loss)或电荷增加(charge gain)等问题。因此,在刻蚀工艺尚未突破的情况下,如何改善因刻蚀不完全而产生的上述电性问题，为当前所需研究的课题。
【发明内容】
[0005]本发明提供一种存储元件的操作方法，可改善慢速编程、电荷损失、电荷增加以及字线之间相互干扰的问题。
[0006]本发明提供一种存储元件的操作方法，可提升存储元件的栅极耦合比(gatecoupling rat1, GCR)。
[0007]本发明提供一种存储元件的操作方法。上述存储元件包括基底、多个字线以及多个虚拟字线。所述字线以及所述虚拟字线位于基底上。每一虚拟字线的至少一侧与字线相邻。至少一字线以及至少一虚拟字线形成群组。上述存储元件的操作方法包括以下步骤。选择至少一群组，并对上述群组进行操作。施加第一偏压至群组中的字线。施加第二偏压至群组中的虚拟字线。
[0008]在本发明的一实施例中，当施加上述第一偏压至上述群组中的字线时，同时施加第二偏压至群组中的虚拟字线。
[0009]在本发明的一实施例中，上述群组中的字线与虚拟字线的电位相同。
[0010]在本发明的一实施例中，每一群组包括两条虚拟字线以及一个所述字线，上述虚拟字线分别位于字线的两侧。
[0011]本发明提供一种存储元件，包括基底、多个字线以及多个虚拟字线。多个字线以及多个虚拟字线位于基底上。每一虚拟字线的至少一侧与字线相邻。至少一字线以及至少一虚拟字线形成群组。上述群组中的字线以及虚拟字线的电位相同。
[0012]在本发明的一实施例中，每一群组包括两条虚拟字线以及一个所述字线，上述虚拟字线分别位于字线的两侧。
[0013]在本发明的一实施例中，其中相邻的两个群组包括同一虚拟字线。
[0014]在本发明的一实施例中，部分字线与部分虚拟字线接触。
[0015]本发明还提供一种存储元件，包括基底以及多个字线群组。多个字线群组位于基底上。每一字线群组包括至少一字线以及至少一虚拟字线。上述虚拟字线相邻于字线。虚拟字线与字线的电位相同。
[0016]在本发明的一实施例中，上述字线群组中的部分字线与部分虚拟字线接触。
[0017]基于上述，本发明提供的存储元件的操作方法，通过在存储元件中形成包括至少一字线以及至少一虚拟字线的群组，并对上述群组中的字线以及虚拟字线分别施加偏压。如此一来，当上述偏压相同时，群组中的字线以及虚拟字线便具有相同的电位。因此，即使存储元件中的字线或虚拟字线因受刻蚀工艺上的限制而彼此相连，字线的最终电位也不会因为彼此有电位差而有所下降，进而改善慢速编程、电荷损失、电荷增加以及字线之间相互干扰的问题，并可进一步提升存储元件的栅极I禹合比以及改善原位错误率(raw bit errorrate, RBER)。
[0018]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0019]图1A为依照本发明的一实施例所绘示的存储元件的上视示意图。
[0020]图1B为依照本发明的另一实施例所绘示的存储元件的上视示意图。
[0021]图2为沿图1A的A-A’线的剖面示意图。
[0022]图3为依照本发明的一实施例所绘示的存储元件的操作流程的示意图。
[0023]【符号说明】
[0024]10:基底
[0025]12、18a、18b:介电层
[0026]14:电荷储存层
[0027]16:虚拟层
[0028]20:控制栅
[0029]30:虚拟控制栅
[0030]40:字线
[0031]60:虚拟字线
[0032]40a:存储单元
[0033]60a:虚拟存储单元
[0034]100a、10b:存储元件
[0035]101、102、104:群组
[0036]302,304,306:步骤
[0037]A-A’:线
[0038]Dl:方向
[0039]R:残留物
[0040]V1、V2:电位
【具体实施方式】
[0041]图1A为依照本发明的一实施例所绘示的存储元件10a的上视示意图。
[0042]请参照图1A，存储元件10a包括基底10以及多个群组101。基底10例如是半导体基底、半导体化合物基底或绝缘体上硅(silicon on insulator, SOI)基底。基底10可包括单层结构或多层结构。在一实施例中，基底10例如是硅基底。基底10中可具有例如是包括浅沟道隔离(shallow trench isolat1n, STI)。群组101位于基底10上。多个群组101可以是呈规则排列或不规则排列。在一实施例中，多个群组101彼此相邻且不重叠，但本发明不限于此。
[0043]每一群组101包括至少一字线40以及至少一虚拟字线60。字线40以及虚拟字线60位于基底10上，且沿第一方向Dl延伸。字线40以及虚拟字线60于基底10上的排列方式并无特别限制。任一字线40可以是介于其他两个字线40之间、介于两条虚拟字线60之间或是介于另一字线40以及任一虚拟字线60之间。同理，任一虚拟字线60可以是介于其他两条虚拟字线60之间、介于两条字线40之间或是介于另一虚拟字线60以及任一字线40之间。在本发明的一实施例中，每一虚拟字线60的至少一侧与字线40相邻。
[0044]上述字线40以及虚拟字线60于基底10上的排列方式例如是以群组101为单位重复排列。在一实施例中，每一群组101包括一个字线40以及两条虚拟字线60。上述虚拟字线60分别位于字线40的两侧，且每一群组101中的虚拟字线60与相邻的群组101中的虚拟字线60相邻，如图1A所示。另外，每一群组101中的虚拟字线60也可以是与相邻的群组101中的字线40相邻，如以下参照图1B所述。然而，本发明不以此为限，在其他的实施例中，每一群组101也可分别包括两条或两条以上的字线40以及虚拟字线60。本发明所属技术领域中具有通常知识者可依所需白行调整群组内的字线40以及虚拟字线60的数目。
[0045]图1B为依照本发明的另一实施例所绘示的存储元件10b的上视示意图。存储元件10b的结构例如是与存储元件10a相似。两者不同之处在于字线40以及虚拟字线60于基底10上的排列方式。
[0046]请参照图1B，存储元件10b包括基底10、多个群组102以及多个群组104。每一群组102以及每一群组104分别包括至少一字线40以及至少一虚拟字线60。群组102以及群组104中的字线40以及虚拟字线60的数目可以相同或不相同。在一实施例中，群组102以及群组104彼此交互排列，但本发明不限于此。在另一实施例中，部分群组102与部分群组104重叠。举例而言，相邻的群组102与群组104例如是包括同一虚拟字线60，但本发明不限于此。或者，相邻的群组102与群组104也可以是包括同一字线40。
[0047]在一实施例中，每一群组102以及每一群组104分别包括字线40以及两条虚拟字线60，上述虚拟字线60分别位于字线40的两侧。在此实施例中，任一群组102与相邻的群组104包括同一虚拟字线60。然而，本发明不以此为限。在其他实施例中，任一群组102与相邻的群组104也可以共同包括两条或两条以上的虚拟字线60。
[0048]图2为沿图1A的A-A’线的剖面示意图。
[0049]请同时参照图1A以及图2，在一实施例中，每一群组101包括一个字线40以及两条虚拟字线60。每一字线40例如是沿第一方向Dl延伸。上述第一方向Dl在图2中例如是垂直纸面的方向。每一字线40串接多个存储单元40a。每一存储单元40a包括部分的介