分频装置和相关方法
【专利摘要】本发明提供一种分频装置和分频方法。该分频装置包括：多个锁存装置，被设置为根据输入时钟信号和第一复位信号，选择性产生具有第一振荡频率的输出信号或具有不同于第一振荡频率的第二振荡频率的输出信号；以及控制装置，被设置为根据编程输入信号来产生所述第一复位信号；其中，所述第一复位信号被设置为复位所述多个锁存装置中的第一锁存装置，使所述多个锁存装置产生具有所述第二振荡频率的所述输出信号。本发明可提高分频器的工作速度。
【专利说明】
分频装置和相关方法
【技术领域】
[0001]本发明涉及一种分频装置和相关方法，更具体地，涉及一种高速双模预分频器(dual-modulus prescaler)和相关方法。
【【背景技术】】
[0002]分频器通常用于将高频时钟信号转换为低频时钟信号。例如，分频器可以用于频率合成器的反馈环路中。传统的分频器包括多个级联的双模预分频器，并且每个双模预分频器具有两个不同的频率因子。通过单独控制所述多个级联的双模预分频器中的每一者工作于其中一个因子之下，该分频器能够以可调节的总因子来将高频时钟信号转换为低频时钟信号。然而，在现代半导体制造技术中，当低电源电压被应用到分频器时，一些双模预分频器可能工作异常。更具体地，对于分频器前端中的那些双模预分频器，其相比所述分频器后端中的双模预分频器来说处理具有更高频率的时钟信号。由于临界模式定时控制(critical mode timing control)，前端双模预分频器在低电源电压和高频环境中可能会工作异常。例如，当控制信号触发双模预分频器从第一因子切换到第二因子时，该控制信号在低电源电压和高频环境下可能无法及时切换双模预分频器。其结果是，双模预分频器在控制信号的触发后可能仍然使用第一因子来分频输入时钟信号。因此，如何增加低电源电压和高频环境下双模预分频器的工作速度(operating speed)在分频器领域是一个亟待解决的问题。
【
【发明内容】
】
[0003]有鉴于此，本发明提出了一种分频装置和相关方法。
[0004]根据本发明的第一方面，提供一种分频装置。该分频装置包括多个锁存装置和控制装置。多个锁存装置被设置为根据输入时钟信号和第一复位信号，选择性产生具有第一振荡频率的输出信号或具有不同于第一振荡频率的第二振荡频率的输出信号。控制装置被设置为根据编程输入信号来产生所述第一复位信号；其中，所述第一复位信号被设置为复位所述多个锁存装置中的第一锁存装置，使所述多个锁存装置产生具有所述第二振荡频率的所述输出信号。
[0005]根据本发明的第二方面，提供一种分频方法。该分频方法包括:使用多个锁存装置来根据输入时钟信号和第一复位信号，选择性产生具有第一振荡频率的输出信号或具有不同于第一振荡频率的第二振荡频率的输出信号；根据编程输入信号来产生所述第一复位信号；以及使用所述第一复位信号来复位所述多个锁存装置中的第一锁存装置，使所述多个锁存装置产生具有所述第二振荡频率的所述输出信号。
[0006]上述分频装置和分频方法可以提高分频器的工作速度。
【【附图说明】】
[0007]图1为根据本发明第一实施例的分频装置100的示意图。
[0008]图2为根据本发明实施例的输入时钟信号Fin、输出信号Fo、第二锁存信号SI2、模式控制信号Modin、第一复位信号Srstl、以及第一锁存信号Sll的时序图。
[0009]图3为根据本发明实施例的分频装置100的原理图。
[0010]图4为根据本发明第二实施例的分频装置400的示意图。
[0011]图5为根据本发明实施例的分频装置400的原理图。
[0012]图6为根据本发明第三实施例的分频装置600的示意图。
[0013]图7为根据本发明实施例的图6的分频装置600的原理图。
[0014]图8为根据本发明实施例的分频方法800的流程图。
【【具体实施方式】】
[0015]在说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域中技术人员应可理解，电子装置制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准贝1J。在通篇说明书及权利要求当中所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。以外，“耦接” 一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接到第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。
[0016]请参考图1，其为根据本发明第一实施例的分频装置100的示意图。分频装置100可以是双模预分频器。分频装置100包括多个锁存器件，例如第一锁存装置102和第二锁存装置104，被设置成根据输入时钟信号Fin和第一复位信号Srstl，选择性产生具有第一振荡频率fl的输出信号Fo或具有不同于第一振荡频率fl的第二振荡频率f2的输出信号Fo0因此，第一锁存装置102与第二锁存装置104组合可视为预分频器逻辑1022。控制装置106被设置为根据编程输入信号Sp、输入时钟信号Fin、模式控制信号Modin、以及输出信号Fo来产生第一复位信号Srstl。在本实施例中，分频装置100具有两个因子，一个因子是2，另一个因子是3。当分频装置100以2来分频输入时钟信号Fin时，输出具有第一振荡频率f I的输出信号Fo。当分频装置100以3来分频输入时钟信号Fin时，输出具有第二振荡频率f2的输出信号Fo。值得注意的是，该因子不是本发明的限制。此外，第一振荡频率fl和第二振荡频率f2依赖于输入时钟信号Fin的频率。
[0017]根据该实施例，第一复位信号Srstl被设置为复位第一锁存装置102，使预分频器逻辑1022产生具有第二振荡频率f2的输出信号Fo。更具体地说，当第一复位信号Srstl是高电压电平Vdd时，第一复位信号Srstl复位第一锁存装置102，使预分频器逻辑1022以3来分频输入时钟信号Fin。当第一复位信号Srstl是低电压电平Vgnd时，第一复位信号Srstl不复位第一锁存装置102，使预分频器逻辑1022以2来分频输入时钟信号Fin。
[0018]此外，第一锁存装置102具有接收输入时钟信号Fin的时钟端子ck、接收第一复位信号Srstl的复位端子rst、接收输出信号Fo的数据输入端子D、以及输出第一锁存信号Sll的数据输出端子Q。第二锁存装置104具有接收输入时钟信号Fin的反相(inverse)输入时钟信号的时钟端子ck、接收第一锁存信号Sll的数据输入端子D、输出第二锁存信号S12的第一数据输出端子Q、输出输出信号Fo的第二数据输出端子Q_bar。
[0019]控制装置106包括第一与门106a、第三锁存装置106b、第二与门106c和第四锁存装置106d。第一与门106a具有接收第二锁存信号S12的第一输入端子、接收模式控制信号Modin(其从下一个双模预分频器接收)的第二输入端子、以及输出第一逻辑信号Ssl的输出端子。第三锁存装置106b具有接收输入时钟信号Fin的时钟端子ck、接收第一逻辑信号Ssl的数据输入端子D、以及输出第三锁存信号S13的第一数据输出端子Q。第三锁存信号S13可被视为模式输出信号Modout，其被提供到前一双模预分频器。第二与门106c具有接收第三锁存信号S13的第一输入端子、接收编程输入信号Sp的第二输入端子、以及输出第二逻辑信号Ss2的输出端子。第四锁存装置106d具有接收输入时钟信号Fin的反相输入时钟信号的时钟端子ck、接收第二逻辑信号Ss2的数据输入端子D、以及输出第一复位信号Srstl的第一数据输出端子Q。
[0020]根据本实施例，传导路径108被设置为直接连接在第一锁存装置102的复位端子rst和第四锁存装置106d的第一数据输出端子Q之间，用于将第一复位信号Srstl传导到第一锁存装置102。于是，一旦产生第一复位信号Srstl，第一复位信号Srstl可以不通过任何逻辑级而立即复位第一锁存装置102。因此，传导路径108的设置可以缩短第一复位信号Srstl的传输时间。此外，另一传导路径110被设置为直接连接在第一锁存装置102的数据输入端子D和第二锁存装置104的第二数据输出端子Q_bar之间，以缩短从第二锁存装置104的第二数据输出端子Q_bar传输到第一锁存装置102的数据输入端子D的输出信号Fo的传输时间。
[0021]更具体地，请参阅图2，其为根据本发明实施例的输入时钟信号Fin、输出信号Fo、第二锁存信号S12 (它是输出信号Fo的反相)、模式控制信号Modin、第一复位信号Srstl、以及第一锁存信号Sll的时序图。假设在本实施例中编程输入信号Sp是处于高电压电平Vdd。在时间tl之前，模式控制信号Modin和第一复位信号Srstl的电压电平为低电压电平Vgnd，从而分频装置100以2来分频输入时钟信号Fin的频率。在时间tl，分频装置100从下一分频装置(未示出)接收模式控制信号Modin高电压电平Vdd，这意味着该分频装置100需要在输入时钟信号Fin的下一个周期中以3来分频输入时钟信号Fin的频率。在时间t2，输入时钟信号Fin的上升沿控制第二锁存装置104以输出输出信号Fo的低电压电平Vgnd以及输出第二锁存信号S12的高电压电平Vdd。同时，在时间t2，输入时钟信号Fin的上升沿控制第一锁存装置102以读取输出信号Fo的低电压电平Vgnd。然后，在时间t3，输入时钟信号Fin的下降沿控制第一锁存装置102以将第一锁存信号Sll的电压电平从高电压电平Vdd变化至到低电压电平Vgnd。在延迟时间td后，第一锁存信号Sll的电压电平在时间t4从高电压电平Vdd被改变到低电压电平Vgnd。同时，在时间t3，输入时钟信号Fin的下降沿控制第四锁存装置106d以读取第二逻辑信号Ss2(图2中未示出)的高电压电平Vdd0然后，在时间t4，输入时钟信号Fin的上升沿控制第四锁存装置106d以输出第一复位信号Srstl的高电压电平Vdd。然后，第一锁存装置102在从t4到t6的时间间隔中被第一复位信号Srstl的高电压电平Vdd复位。因此，输入时钟信号Fin的下降沿在时间t5没有将第一锁存信号Sll的电压电平从低电压电平Vgnd改变至高电压电平Vdd。换句话说，第一锁存信号Sll在输入时钟信号Fin的另一个周期被保持在低电压电平Vgnd，直到如图2所示的时间t7。当第一锁存信号Sll被保持在低电压电平Vgnd直到时间t7时，输出信号Fo的电压电平以及第二锁存信号S12在输入时钟信号Fin的另一个时期也被保持不变(intact)直到时间t8。因此，分频装置100从时间t2到时间t8以3来分频输入时钟信号Fin的频率。
[0022]应注意的是，为了从时间t2到时间t8成功地以3来分频输入时钟信号Fin的频率，第一复位信号Srstl的高电压电平Vdd应及时复位第一锁存装置102，否则第一锁存装置102将在时间t5输出高电压电平Vdd。更具体地说，当第一复位信号Srstl的电压电平在时间t4被改变成高电压电平Vdd时，输出信号Fo的电压电平也在约时间t4变为高电压电平Vdd。如果第一复位信号Srstl的高电压电平Vdd没有在时间t5之前被传输给第一锁存装置102以复位第一锁存装置102，则时间t5的下降沿可控制第一锁存装置102输出高电压电平Vdd。根据本实施例，传导路径108缩短第一复位信号Srstl的传输时间，使得第一复位信号Srstl的高电压电平Vdd可以及时复位如图2所示的第一锁存装置102。
[0023]请参考图3，其为根据本发明实施例的分频装置100的原理图。分频装置100是真单相时钟(true single phase clock，TSPC)电路。第一锁存装置102包括四个P型晶体管Ml、M2、M3、M4和四个N型晶体管M5、M6、M7、M8。P型晶体管Ml和N型晶体管M5的栅极接收输出信号Fo。P型晶体管M2、M3和N型晶体管M7的栅极接收输入时钟信号Fin。N型晶体管M8的栅极接收第一复位信号Srstl。第一锁存信号Sll在P型晶体管M4的漏极输出。
[0024]第二锁存装置104包括两个P型晶体管M9、M10和三个N型晶体管M11、M12、M13。P型晶体管M9和N型晶体管M12的栅极接收第一锁存信号Sll。N型晶体管Mll的栅极接收输入时钟信号Fin。输出信号Fo在P型晶体管M9的漏极输出。第二锁存信号S12在P型晶体管MlO的漏极输出。
[0025]第一与门106a包括两个P型晶体管M14、M15和两个N型晶体管M16、M17。P型晶体管M15的栅极接收第二锁存信号S12。P型晶体管M14和N型晶体管M16的栅极接收输入时钟信号Fin。N型晶体管M17的栅极接收模式控制信号Modin。第一逻辑信号Ssl在P型晶体管M15的漏极输出。
[0026]第三锁存装置106b包括两个P型晶体管M18、M19和一个N型晶体管M20。P型晶体管M18和N型晶体管M20的栅极接收第一逻辑信号Ssl。P型晶体管M19的栅极接收输入时钟信号Fin。第三锁存信号S13在P型晶体管M19的漏极输出。
[0027]第二与门106c包括两个P型晶体管M21、M22和三个N型晶体管M23、M24、M25。P型晶体管M21和N型晶体管M24的栅极接收第三锁存信号S13。N型晶体管M23的栅极接收输入时钟信号Fin。P型晶体管M22和N型晶体管M25的栅极接收编程输入信号Sp0第二逻辑信号Ss2在P型晶体管M21的漏极输出。
[0028]第四锁存装置106d包括一个P型晶体管M26和两个N型晶体管M27、M28。P型晶体管M26和N型晶体管M28的栅极接收第二逻辑信号Ss2。N型晶体管M27的栅极接收输入时钟信号Fin。第一复位信号Srstl在P型晶体管M26的漏极输出。
[0029]应当注意，分频装置100中电路元件的连接示于图3，因而其详细说明在这里不再赘述。
[0030]根据图3，假设第三锁存信号S13和编程输入信号Sp的电压电平是高电压电平Vdd。当N型晶体管M23的栅极的电压从低电压电平Vgnd变为高电压电平Vdd时，即输入时钟信号Fin的上升沿，则P型晶体管M21的漏极的电压(即第二逻辑信号Ss2)从高电压电平Vdd放电至低电压电平Vgnd。然后，P型晶体管M26的漏极的电压(即第一复位信号Srstl)从低电压电平Vgnd充电到高电压电平Vdd。第一复位信号Srstl的高电压电平Vdd将经由传导路径108，将P型晶体管M4的漏极的电压从高电压电平Vdd直接放电至低电压电平Vgnd，以复位第一锁存装置102。换句话说，N型晶体管M23的栅极的上升沿仅经过两个逻辑级(即第二与门106c和第四锁存装置106d)以复位第一锁存装置102。因此，直接连接在第四锁存装置106d和第一锁存装置102之间的传导路径108缩短了第一复位信号Srstl的传输时间，使得第一复位信号Srstl的高电压电平Vdd可及时复位第一锁存装置102。
[0031]应当注意的是，以上提到的高电压电平Vdd和低电压电平Vgnd未必是固定的电压电平。由于晶体管的漏极和源极之间的压降，高电压电平Vdd和低电压电平Vgnd可以从它们的预定电压电平偏离。
[0032]请参考图4，其为根据本发明第二实施例的分频装置400的示意图。分频装置400可以是双模预分频器。分频装置400包括多个锁存器件，例如第一锁存装置402和第二锁存装置404，被设置成根据输入时钟信号Fin’和第一复位信号Srstl’，选择性产生具有第一振荡频率fl’的输出信号Fo’或具有不同于第一振荡频率fl’的第二振荡频率f2’的输出信号Fo’。第一锁存装置402与第二锁存装置404组合可视为预分频器逻辑4022。控制装置406被设置为根据编程输入信号Sp’、输入时钟信号Fin’、模式控制信号Modin’、以及输出信号Fo’来产生第一复位信号Srstl’和第二复位信号Srst2’。类似于第一实施例，分频装置400具有两个因子，一个因子是2，另一个因子是3。
[0033]根据本实施例，第一复位信号Srstl’被设置为复位第一锁存装置102’，使预分频器逻辑4022产生具有第二振荡频率f2’的输出信号Fo’。类似于第一实施例，当第一复位信号Srstl’是高电压电平Vdd’时，第一复位信号Srstl’复位第一锁存装置402，使预分频器逻辑4022以3来分频输入时钟信号Fin’。当第一复位信号Srstl’为低电压电平Vgnd’时，第一复位信号Srstl’不复位第一锁存装置402，使预分频器逻辑4022以2来分频输入时钟信号Fin’。
[0034]另一方面，第二复位信号Srst2’被设置成复位控制装置406，并且第二复位信号Srst2’是第一复位信号Srstl’的反相信号。因此，当第二复位信号Srst2’为低电压电平Vgnd’时，第二复位信号Srst2’复位控制装置406。当第二复位信号Srst2’为高电压电平Vdd’时，第二复位信号Srst2’不复位控制装置406。
[0035]预分频器逻辑4022类似于分频装置100的预分频器逻辑1022。因此，预分频器逻辑4022的详细描述在这里不再赘述。
[0036]对于控制装置406，控制装置406还包括第一与门406a、第三锁存装置406b、第二与门406c和第四锁存装置406d。控制装置406的连接类似于控制装置106的连接，不同之处在于另一传导路径406e被直接连接在第四锁存装置406d和第一与门406a之间，用于传输第二复位信号Srst2’。更具体地说，在该实施例中，第四锁存装置406d还具有接收输入时钟信号Fin’的反相输入时钟信号的时钟端子ck、接收第二逻辑信号Ss2’的数据输入端子D、输出第一复位信号Srstl’的第一数据输出端子Q、以及输出第二复位信号Srst2’的第二数据输出端子Q_bar。第一与门406a具有接收第二锁存信号S12’的第一输入端子、接收模式控制信号Modin’(其为从下一个双模预分频器接收)的第二输入端子、接收第二复位信号Srst2’的第三输入端子，以及输出第一逻辑信号Ssl’的输出端子。
[0037]因此，在本实施例中，第一传导路径408被设置为直接连接在第一锁存装置402的复位端子rst和第四锁存装置106d的第一数据输出端子Q之间，用于将第一复位信号Srstr传导到第一锁存装置402，以及第二传导路径406e被设置为直接连接在第四锁存装置406d的第二输出端子Q_bar和第一与门406a的第三输入端子之间，用于将第二复位信号Srst2’传导至第一与门406a。
[0038]因此，一旦产生第一复位信号Srstl’和第二复位信号Srst2’，第一复位信号Srstr和第二复位信号Srst2’可以不经过任何逻辑级而立即分别复位第一锁存装置402和第一与门406a。换言之，传导路径408及和传导路径406e的设置可以分别缩短第一复位信号Srstl’和第二复位信号Srst2’的传输时间。值得注意的是，另一个传导路径410也被设置为直接连接在第一锁存装置402的数据输入端子D和第二锁存装置404的第二数据输出端子Q_bar之间，以缩短从第二锁存装置404的第二数据输出端子Q_bar传输到第一锁存装置402的数据输入端子D的输出信号Fo’的传输时间。
[0039]请参考图5，其为根据本发明实施例的分频装置400的原理图。分频装置400是真单相时钟电路。第一锁存装置402包括四个P型晶体管Ml’、M2’、M3’、M4’和四个N型晶体管M5 ’、M6 ’、M7 ’、M8 ’。第二锁存装置404包括两个P型晶体管M9 ’、MlO ’和三个N型晶体管M11’、M12’、M13’。第一与门406a包括三个P型晶体管Μ14’、Μ15’、Μ16’和两个N型晶体管M17’、M18’。第三锁存装置406b包括两个P型晶体管M19’、M20’和一个N型晶体管M21’。第二与门406c包括两个P型晶体管M22’、M23’和三个N型晶体管M24’、M25’、M26’。第四锁存装置406d包括两个P型晶体管M27’、M28’和三个N型晶体管M29’、M30’、M31’。值得注意的是，分频装置400中电路元件的连接示于图5，因而其详细说明在这里不再赘述。
[0040]与图3所示的分频装置100相比较，分频装置400进一步包括P型晶体管M16’和M28’、N型晶体管M31’以及传导路径406e，其中P型晶体管M28’组合N型晶体管M31’被设置为根据第一复位信号Srstl’来产生第二复位信号Srst2’，传导路径406e被设置为传输第二复位信号Srst2’，并且P型晶体管M16’被设置为复位第一与门406a。
[0041]请参考图6，其为根据本发明第三实施例的分频装置600的示意图。分频装置600可以是双模预分频器。分频装置600包括与门605及多个锁存器件，例如第一锁存装置602和第二锁存装置604，被设置成根据输入时钟信号Fin”和第一复位信号Srstl”，选择性产生具有第一振荡频率Π”的输出信号Fo”或具有不同于第一振荡频率fl”的第二振荡频率f2”的输出信号Fo”。第一锁存装置602与第二锁存装置604组合以及与门605可视为预分频器逻辑6022。控制装置606被设置为根据编程输入信号Sp”、输入时钟信号Fin”、模式控制信号Modin”、以及输出信号Fo”来产生第一复位信号Srstl”。类似于第一实施例，分频装置400具有两个因子，一个因子是2，另一个因子是3。
[0042]根据本实施例，第一复位信号Srstl”被设置为复位第一锁存装置602，使预分频器逻辑6022产生具有第二振荡频率f2”的输出信号Fo”。类似于第一实施例，当第一复位信号Srstl”是高电压电平Vdd”时，第一复位信号Srstl”复位第一锁存装置602，使预分频器逻辑6022以3来分频输入时钟信号Fin”。当第一复位信号Srstl”为低电压电平Vgnd”时，第一复位信号Srstl”不复位第一锁存装置602，使预分频器逻辑6022以2来分频输入时钟信号Fin”。
[0043]控制装置606还包括第一与门606a、第三锁存装置606b、第二与门606c和第四锁存装置606d。控制装置606类似于分频装置100的控制装置106。因此，控制装置606的详细描述在这里不再赘述。
[0044]对于预分频器逻辑6022，预分频器逻辑6022还包括与门605，其中与门605具有第一输入端子、第二输入端子和输出端子，其中该第一输入端子親接于第二锁存装置604的第二输出端子Q_bar，用于接收输出信号Fo”，该第二输入端子耦接于第四锁存装置606d的第二输出端子Q_bar，以及该输出端子耦接于第一锁存装置602的数据输入端子D。
[0045]传导路径608被设置为直接连接在第一锁存装置602的复位端子rst和第四锁存装置606d的第一数据输出端子Q之间，用于将第一复位信号Srstl”传导到第一锁存装置602。因此，一旦产生第一复位信号Srstl”，第一复位信号Srstl”可以不经过任何逻辑级而立即复位第一锁存装置602。换言之，传导路径608的设置可以缩短第一复位信号Srstl”的传输时间。
[0046]请参考图7，其为根据本发明实施例的分频装置600的原理图。分频装置600是真单相时钟电路。与门605包括三个P型晶体管Ml”、M2”、M3”以及两个N型晶体管M4”、M5 ”。第一锁存装置602包括两个P型晶体管M6 ”、M7 ”和三个N型晶体管M8 ”、M9 ”、MlO ”。第二锁存装置604包括两个P型晶体管Ml 1”、M12”和三个N型晶体管M13”、M14”、M15”。第一与门606a包括两个P型晶体管M16”、Ml7"以及两个N型晶体管M18”、M19”。第三锁存装置606b包括两个P型晶体管M20”、M21”和一个N型晶体管M22”。第二与门606c包括两个P型晶体管M23”、M24”和三个N型晶体管M25”、M26”、M27”。第四锁存装置606d包括两个P型晶体管M28”、M29”和三个N型晶体管M30”、M31”、M32”。值得注意的是，分频装置600中电路元件的连接示于图7，因此详细的说明这里不再赘述。
[0047]与图3所示的分频装置100相比较，分频装置600进一步包括与门605，即三个P型晶体管Μ1”、Μ2”、Μ3”和两个N型晶体管Μ4”、Μ5”。与门605组合传导路径608被用来节省某些DC (直流)电流，并且由与门605组合传导路径608引入的延迟不是关键的。
[0048]综上所述，实施上述实施例的过程可归纳为图8中的流程，其为根据本发明实施例的分频方法800的流程图。分频方法800根据分频装置100来描述，并且这不是本发明的限制。假设基本上获得相同的结果，图8所示流程图的步骤不必按照所示的确切顺序，并且不需要是连续的，即，中间可以有其他步骤。分频方法800包括:
[0049]步骤802:使用第一锁存装置102和第二锁存装置104，以根据输入时钟信号Fin和第一复位信号Srstl，选择性产生具有第一振荡频率fl的输出信号Fo或具有不同于第一振荡频率Π的第二振荡频率f2的输出信号Fo ;
[0050]步骤804:根据编程输入信号Sp、输入时钟信号Fin、模式控制信号Modin、以及输出信号Fo来产生第一复位信号Srstl ;
[0051]步骤806:使用传导路径108来将第一复位信号Srstl直接传导至第一锁存装置102 ;以及
[0052]步骤808:使用第一复位信号Srstl复位第一锁存装置102，使预分频器逻辑1022产生具有第二振荡频率f2的输出信号Fo’。
[0053]简单地说，根据上述实施例，传导路径被设置为直接传输复位信号至预分频器逻辑，以便当预分频器逻辑需要以3来分频输入时钟信号时，及时复位预分频器逻辑的第一锁存装置(例如102)。因此，预分频器逻辑可以在低电源电压和高频环境下以双模式(如因子2或3)来分频高频输入时钟。
[0054]虽然本发明已经通过举例的方式以及根据优选实施例作了描述，但应当理解的是本发明不限于此。本领域技术人员还可以做各种变化和修改而不脱离本发明的范围和精神。因此本发明的保护范围当视权利要求所界定者为准。
【主权项】
1.一种分频装置，其特征在于，包括: 多个锁存装置，被设置为根据输入时钟信号和第一复位信号，选择性产生具有第一振荡频率的输出信号或具有不同于第一振荡频率的第二振荡频率的输出信号；以及 控制装置，被设置为根据编程输入信号来产生所述第一复位信号； 其中，所述第一复位信号被设置为复位所述多个锁存装置中的第一锁存装置，使所述多个锁存装置产生具有所述第二振荡频率的所述输出信号。2.如权利要求1所述的分频装置，其特征在于，所述输入时钟信号具有第三振荡频率，所述第一振荡频率大致为所述第三振荡频率的一半，以及所述第二振荡频率大致为所述第三振荡频率的三分之一。3.如权利要求1所述的分频装置，其特征在于，还包括: 传导路径，直接连接在所述第一锁存装置和所述控制装置之间，用于将所述第一复位信号从所述控制装置传导至所述第一锁存装置。4.如权利要求1所述的分频装置，其特征在于，所述控制装置还根据模式控制信号和所述输出信号来产生所述第一复位信号。5.如权利要求1所述的分频装置，其特征在于，第二复位信号被设置为复位所述控制装置，以及所述第二复位信号为所述第一复位信号的反相信号。6.如权利要求5所述的分频装置，其特征在于，还包括: 传导路径，直接连接在所述控制装置的输出端子和所述控制装置的输入端子之间，用于将所述第二复位信号从所述输出端子传导至所述输入端子。7.如权利要求1所述的分频装置，其特征在于，所述多个锁存装置包括: 所述第一锁存装置，具有接收所述输入时钟信号的时钟端子、接收所述第一复位信号的复位端子、接收所述输出信号的数据输入端子、以及输出第一锁存信号的数据输出端子；以及 第二锁存装置，具有接收所述输入时钟信号的反相输入时钟信号的时钟端子、接收所述第一锁存信号的数据输入端子、输出第二锁存信号的第一数据输出端子、输出所述输出信号的第二数据输出端子。8.如权利要求7所述的分频装置，其特征在于，所述第一复位信号复位所述第一锁存装置，使所述第一锁存信号在所述输入时钟信号的大致一个周期保持不变。9.如权利要求7所述的分频装置，其特征在于，所述控制装置包括: 第一与门，具有接收所述第二锁存信号的第一输入端子、接收模式控制信号的第二输入端子、以及输出第一逻辑信号的输出端子； 第三锁存装置，具有接收所述输入时钟信号的时钟端子、接收所述第一逻辑信号的数据输入端子、以及输出第三锁存信号的第一数据输出端子； 第二与门，具有接收所述第三锁存信号的第一输入端子、接收所述编程输入信号的第二输入端子、以及输出第二逻辑信号的输出端子；以及 第四锁存装置，具有接收所述输入时钟信号的所述反相输入时钟信号的时钟端子、接收所述第二逻辑信号的数据输入端子、以及输出所述第一复位信号的第一数据输出端子。10.如权利要求9所述的分频装置，其特征在于，还包括: 传导路径，直接连接在所述第一锁存装置的所述复位端子和所述第四锁存装置的所述第一数据输出端子之间，用于将所述第一复位信号传导到所述第一锁存装置。11.如权利要求9所述的分频装置，其特征在于，所述第四锁存装置还包括输出第二复位信号的第二数据输出端子，所述第二复位信号为所述第一复位信号的反相信号，以及所述第二复位信号被设置为复位所述第一与门，使所述多个锁存装置产生具有所述第一振荡频率的所述输出信号。12.如权利要求11所述的分频装置，其特征在于，还包括: 传导路径，直接连接在所述第四锁存装置的所述第二输出端子和所述第一与门的第三输入端子之间，用于将所述第二复位信号传导至所述第一与门。13.一种分频方法，其特征在于，包括: 使用多个锁存装置来根据输入时钟信号和第一复位信号，选择性产生具有第一振荡频率的输出信号或具有不同于第一振荡频率的第二振荡频率的输出信号； 根据编程输入信号来产生所述第一复位信号；以及 使用所述第一复位信号来复位所述多个锁存装置中的第一锁存装置，使所述多个锁存装置产生具有所述第二振荡频率的所述输出信号。14.如权利要求13所述的分频方法，其特征在于，所述输入时钟信号具有第三振荡频率，所述第一振荡频率大致为所述第三振荡频率的一半，以及所述第二振荡频率大致为所述第三振荡频率的三分之一。15.如权利要求13所述的分频方法，其特征在于，还包括: 使用传导路径来将所述第一复位信号直接传导至所述第一锁存装置。16.如权利要求13所述的分频方法，其特征在于，所述第一复位信号还根据模式控制信号和所述输出信号来产生。
【文档编号】H03K23/42GK105939158SQ201510589657
【公开日】2016年9月14日
【申请日】2015年9月16日
【发明人】邱威豪, 林昂生, 王崑印
【申请人】联发科技股份有限公司