技术编号:10538371
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。在大规模半导体集成电路的布局设计中,使用分层布局设计方法。在分层布局设计方法中,半导体集成电路的大部分电路被分割成多个下位层模块,并进行各下位层模块的布局设计。之后或者同时,进行除下位层模块以外的顶层模块的布局设计,各下位层模块上连接有时钟信号,且各下位层模块之间连接有配线。在下位层模块及顶层模块的布局设计中,为了将时钟信号供给至各下位层模块所具备的庞大数量的FF群,使用一种被称作时钟树综合的方法。时钟树综合是一种使从顶层模块的时钟信号的起点经由各个路径到...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。