技术编号:10625686
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。当半导体制造工艺的节点达到90nm及以下时,应力技术(Stress Engineering)被广泛使用以提高半导体器件沟道区中的载流子迀移率。对于CMOS而言,通常在其衬底上形成双应力层来提高其沟道区中的载流子迀移率,其中,拉应力层用于提高NMOS沟道区中的电子迀移率,压应力层用于提高PMOS沟道区中的空穴迀移率。此外,为了提高PMOS沟道区中载流子的迀移率,在PMOS器件将要形成源/漏区的部分制作凹槽以外延嵌入式锗硅的技术已经成为广为关注的热点。在形成嵌...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。