技术编号:11216207
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。处理存储器请求背景为了减少与访问存储在主存储器中的数据相关联的延迟,处理器(诸如CPU或GPU)通常具有一个或多个高速缓存,如图1中的示例存储器层次结构100所示。通常存在两个级别的片上高速缓存L1102和L2104,其通常利用SRAM(静态随机存取存储器)来实现。高速缓存比主存储器108小,主存储器108可在DRAM(动态随机存取存储器)中实现,但访问高速缓存所涉及的延迟比针对主存储器的延迟短得多并且在层次结构内的较低级别(即,更接近处理器)处变得更短。由于延迟至少近似地与高速缓存的大小相关,...
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