技术编号：12550931
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明提供了一种检查Verilog单元与Symbol单元端口定义不一致的方法，可以在输出网表之前查找出Verilog单元与Symbol单元端口定义不一致的情况，从而保证设计的正确性，属于EDA工具中电路设计领域。背景技术在进行模拟-数字混合设计中，导出混合信号的网表进行仿真是必不可少的关键环节，其中数字部分的网表格式则是采用Verilog语法。因此在混合信号电路设计中，一般都是在电路（Schematic）中调用数字模块的Symbol单元，而在输出混合信号网表时，则是采用该数字模块的Verilog...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
请注意，此类技术没有源代码，用于学习研究技术思路。