技术编号:14059557
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及一种半导体元件及其制造方法,且特别是涉及可避免图案密度差异所导致的问题的半导体元件及其制造方法。背景技术在目前的半导体制作工艺中,通常将隔离结构形成于基底中,以定义出其中具有多个有源区的元件区域与周边区域。随着元件的尺寸持续缩小,元件区域的布局面积也随之缩小。如此一来,在基板上造成了较大的图案密度差异,而此图案密度差异在后续制作工艺中将造成问题。上述的图案密度差异所带来的影响在元件区域与周边区域的边界处更为明显。举例来说,在邻近元件区域边界的有源区上堆叠膜层时,受到图案密度差异的影响会...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。