技术编号:14993252
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及对输入信号施加延迟量以产生延迟信号,特别是涉及一种使用无毛刺的数字控制延迟线的延迟信号产生装置和延迟信号产生方法。背景技术以实用性的角度考虑,数字控制延迟线(digitally controlled delay line,DCDL)在许多应用中具有重要作用,例如全数字式锁相环(all-digital phase locked loop,ADPLL),延迟锁定环(delay-locked loop,DLL),移相器(phase shifter),时钟发生器(clock generator...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。