技术编号：17724674
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及集成电路技术领域，尤其涉及一种亚采样数字锁相环。背景技术锁相环(Phase Locked Loop,简称：PLL)是一种能够同步输入信号与输出信号的频率与相位的负反馈系统。锁相环作为集成电路芯片中的一个基本功能单元，因其结构简单、性能良好、具有理论输入相位误差为零的优点，而被广泛用作无线通讯、微处理器以及数字系统的时钟电路。在无线通信收发机种，锁相环电路可以为数据的发送和接收提供精确的时钟信号，其相位噪声性能决定了时钟信号抖动的大小，对于数据发送、接收时信号的噪声性能起着至关重要的作用...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。