技术编号：19663803
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及数字锁相环，具体涉及一种无频率过冲的数字锁相环。背景技术锁相环(phaselockloop,pll)是一种非常常见的电路单元，用来提供精准的可配置的时钟源。现代大规模数字电路设计中通常会使用一个或多个pll产生期望的时钟，用以同步数字电路，现有的锁相环具体如图1所示。通常时钟频率越快，数字电路的性能越好，但受限于器件和互联的物理特性，当时钟频率过快时，使用该时钟源的数字电路会因为时序违例(timingviolation)而出现错误。因此为数字电路提供时钟源的pll需要在时钟稳定后再供给...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。