技术编号:21635960
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及电子电路领域,尤其是一种可配置分辨率的时钟相移电路。背景技术随着电子系统的工作频率越来越高,对系统时钟的相位要求越来越严格。常见的时钟相移技术如dll与pll中,很容易实现45°、90°、180°等时钟相移版本。如果想要更细的相移,一般采用如图1所示的延迟链结构delay_line,延迟链通过串联一些时钟延迟单元(buf),通过cfg_ctrl选择不同的延迟链节点,对输入时钟clkin进行不同程度的相移后输出clkout,其相移的最小单位就是一个时钟延迟单元(buf)的延时,但是一个时...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。