技术编号：6359425
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及集成电路设计优化，并且尤其涉及使用所定义模式来改善预布线和后 布线相关性。该改善的相关性致使更好的资源效率和更快的设计完工。背景技术随着集成电路的技术节点变得更小，设计的不同部分可能对IC设计人员造成重大挑战。例如在使用65nm及以下的工艺技术的设计中，线延迟可能支配着单元延迟。线延迟误相关性可源于布线拓扑，诸如设计的高扇出或拥塞区域。此外，对于28nm技术节点以及以下，通孔电阻导致的延迟可能变成重要问题。目前，在设计开发的早期很难预计将要使用多...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
请注意，此类技术没有源代码，用于学习研究技术思路。