技术编号:6374465
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及计算机系统中高速缓存的高速缓存控制器设计,其中在其数据被高速缓存的存储器中间存在存储器访问等待时间的差异。背景技术 计算机系统中组关联高速缓存(set assiciative cache)设计的当前实践是当存在对应于指定组的高速缓存命中失误时,使用预定和固定的替换方法以选定组内要替换的管线(line)。例如,在使用LRU(最近最少使用)替换的4路组关联高速缓存中,为了处理对应于指定组的高速缓存命中失误,高速缓存控制器会从要替换的组内4个管线中选定...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
请注意,此类技术没有源代码,用于学习研究技术思路。