技术编号：6379939
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及计算，更具体地说，本发明涉及一种基于宏指令队列的CPU访存序列仿真模型。背景技术随着半导体制造工艺的飞速发展，单核处理器的主频已经逐渐逼近极限，为了进一步提高处理器的运算速度，人们将多个处理器核集 成在一个芯片上形成片上多处理器(Chip Multi 一 Processor, CMP)。在CMP中，多个处理器核心对单一内存空间的共享使得处理器和主存储器之间的速度差距的矛盾更加突出，因此CMP设计必须采用多级高速缓存(Cache)，通过层次化的存储...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
请注意，此类技术没有源代码，用于学习研究技术思路。