技术编号:6388435
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及的是一种,用于数字信号处理器中的高速乘法器或高速乘加单元的设计,属于数字信号处理。背景技术 乘法器或乘加单元是各种数字计算芯片,尤其是数字信号处理芯片(DSP)的关键运算单元。Booth编码的Wallace-tree乘法器或者非Booth编码的Wallace-tree乘法器是各种广泛应用的乘法器架构中最具有代表性的。乘法通常可分为三步产生部分积;将部分积压缩得到两个中间结果;最后将两个中间结果用加法器相加得到最后结果。其中部分积压缩是整个乘法操作...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
请注意,此类技术没有源代码,用于学习研究技术思路。