技术编号：6400254
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及电路仿真验证领域，特别是涉及一种电路编译方法及装置。背景技术大规模集成电路设计里每个模块通常包含有很多数字时序逻辑，在设计处于仿真验证阶段中，大部分的测试用例是不需要所有模块都有效工作的，仿真过程中，如果要编译或仿真所有模块中的数字时序逻辑，那么就会在一些不需要关注的模块上花费不必要的资源，浪费时间。目前解决的办法有I)增量编译的方法；2)分离式或者并行编译；3)在测试用例中把不需要关注的数字熟悉逻辑模块的时钟关掉；4)只为关注的模块搭建验证平台...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
请注意，此类技术没有源代码，用于学习研究技术思路。