技术编号：6557706
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及一种处理器，尤其是一种自处理器的关键执行单元中分离饱和加减运算功能以改善时程的管线架构处理器。背景技术 现今集成电路的制程科技正不断演进，与集成电路整合的半导体装置的体积亦显著地缩小，导致实作出的电路愈加密集，由于整合半导体装置之间的时脉传播延迟(propagationdelay)越来越小，故可容许集成电路以越来越高的时脉执行。因为装置日益变小以及时脉不断增高，电路的架构愈发地对电路性能，亦即执行速度具有更大的影响力。位于一电子装置内用于执行指令...
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