技术编号：6563621
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及集成电路设计领域，具体来说涉及集成电路设计验证系统领域。背景技术 在集成电路设计领域中，形式验证(formal verification)指的是严格证明设计满足其规范的处理。通常，验证问题的规范包括设计的基于网表(netlist)的表示和在指定条件下的指定网的一组预期值。作为示例，验证问题可以包括确定是否存在其中断言CHECKSTOP(检查停止)网(net)的状态，其中，断言的CHECKSTOP指示故障。使用形式验证，人们或者找到反例跟踪，或者证...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
请注意，此类技术没有源代码，用于学习研究技术思路。