技术编号:6765706
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明公开了一种差分的浮栅型DRAM存储单元,包括单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2,M1和M2的上面是源线SL控制电路模块,M1和M2的下面是位线BL控制电路模块和灵敏放大电路模块,M1和M2的源极分别作为存储单元的两根源线SL1和SL2;M1和M2的漏极分别作为存储单元的两根位线BL1和BL2;M1和M2的第二层栅极作为存储单元的控制栅CG1和CG2。本发明的工艺和单管浮栅动态存储器的工艺一样,设计难度小,设计成本低;采用差...
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