技术编号:6852255
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明是关于一种半导体基底上的电性内连线的接合与角落,特别是有关于一种可有效降低电流拥挤效应的内连线的接合及其制造方法。背景技术 集成电路(IC)形成于半导体晶圆上,再将晶圆分割成独立的晶粒(die)与晶片(chip)。之后再将晶片以镶入(mount)或以焊线接合(wire bond)封装于一基底上。一旦封装之后,再将晶片胶封(encapsulated)以保护其与外界污染隔绝。因此,封装步骤可视为集成电路制程的关键步骤之一。然而,即使最谨慎封装的IC元件,...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。