技术编号:6950557
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及一种半导体集成电路制造工艺方法,特别是涉及一种N型射频LDMOS 的制造方法。背景技术现有射频LDMOS工艺中,为了降低源极的接线电感和电阻,提高共源放大器的射频增益,同时减少源极布线带来的不利的寄生参数并进一步减少版图面积,常采用重掺杂的沉阱将源极和接地的衬底相连,以提高器件性能。对耐压要求很高、外延层厚度较大的应用,沉阱的形成方式通常采用边形成外延层边进行沉阱注入,在外延层生长完成后进行推进,但由于沉阱杂质剂量很浓,外延层生长时会有较多的沉阱...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。