技术编号:7111263
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及可测试的集成电路领域,当该电路处于操作模式时,其中的一些点(points)连接到地或连接到固定电压。背景技术在大部分集成电路中,当该电路运行时,电路中的一些点需要保持在固定的电压。例如,该电路的一些点常常连接到“地”或“VDD”,这意味着这些点分别具有,例如,等于0或5伏特的电压。这些点呈现出对静电放电敏感的缺陷,其具有破坏集成电路的危险。而且,这些点不能被测试,因为即使电路处于测试模式时,它们仍具有固定的电压。在集成电路测试步骤中,这带来了测试...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。