技术编号:7126011
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及一种半导体集成电路的制造工艺,尤其涉及一种可校正制造工艺偏差(process bias)的对准标记(alignment mark)及其校正方法。背景技术 随着半导体集成电路的集成度不断提高,集成电路的设计越来越复杂,集成电路的临界尺寸(critical dimension)随之也越来越小。因为集成电路是由多层线路图案叠置而成,当半导体集成电路的制造工艺进入0.1微米以下的制造工序时,对每层线路图案的对准准确度的要求非常高,而且也很难实现。尤其当出...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。