技术编号:7159437
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及半导体集成电路制造领域,尤其涉及一种,以杜绝干法蚀刻和/或灰化工艺等在传统工艺中导致的低介电常数的损伤。背景技术随着半导体集成电路工艺技术的不断进步,当半导体器件缩小至深亚微米的范围时,互联中的电阻(R)和电容(C)易产生寄生效应,导致金属连线传递的时间延迟(RC time delay)。为了克服互联中的寄生效应,越来越多的人在超大规模集成电路后段互联的集成工艺中,采用低阻值材料(铜)或低介电常数(low k dielectric)的隔离物质来减...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。