技术编号：7236376
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明有关于半导体技术，且特别有关于低介电常数层(low-k dielectric layer)中的内连线结构及其制造方法。背景技术镶嵌工艺(damascene process)已经广泛用来制作半导体元件的内连线，其 工艺包括在金属间介电层(IMD)中形成内连线沟槽与介层窗，然后在其中填 入导电材料如铜或铝。近年来由于元件尺寸持续縮小，内连线之间的阻容延 迟(RCdday)也日益严重。为了降低阻容延迟，目前己大多使用铜来取代传统 的铝，以降低内连线的电阻。...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。