技术编号：7239123
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及一种，更具体而言，涉及一种在半 导体器件中形成绝缘层的方法。背景技术随着半导体器件变得高度集成，栅极图案之间的间隔和栅极图案的线 宽变窄。因此，在定位塞(landing plug)接触孔工艺期间，难于确保用 于形成接触开口的间隔。栅极图案之间应确保约30nm的间隔，以在考虑 栅极工艺期间线宽变化的情况下维持接触开口 。因为栅极图案之间的间隔小，因此可能难于使用一般的沉积法在栅极 图案之间形成绝缘层。因此，使用具有足够水平的填隙(gap-fill)...
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