技术编号:7505251
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及频率锁定环电路,尤其涉及为了改进稳定性而利用二进制速率乘法器的频率锁定环。在所谓的锁相环(PLL)设计中,设计者的目的是产生一个在某种程度上与已知的参考频率相关的输出频率。锁相环通常被用来控制信号的相位频率。这个关系式通常是Fout=(M/N)*Fref。其中Fref是一个输入信号的输入参考频率,且Fout是最后得到的输出信号。传统分析电路元件产生因数M和N,以除以一个输入信号。这样,提供一个与输入信号相比不同频率的输出信号。通常,大多数传统的锁...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。