技术编号:7507093
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及电子电路,尤其涉及一种锁相环频率锁定的判断方法及电路。背景技术 PLL(锁相环)作为系统相位误差控制部分,是模拟芯片系统和数模混合芯片系统中常用的重要模块,其作用是实现参考输入时钟频率和输出时钟频率的锁定。PLL是否实现时钟频率的锁定需要通过时钟判断模块进行判定。通过对PLL输出时钟状态的判断可以确定芯片是否可以开始稳定工作,以及实际运行的性能。比如,若在时钟频率未达到系统要求时,即告知后级数字系统可以开始工作,则会产生误码等重要隐患。频率锁定检...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。