技术编号：7508471
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明涉及到用于从参考时钟信号产生一个高速时钟的时钟产生电路的领域，尤其是，涉及到结合延时锁相环(DLL)的电路。当接口时钟是在子系统之外产生时，需要在该子系统内合成较高-频率的内部时钟信号，并同时满足所期望的相位和频率关系。对于内部时钟还可能需要跟踪接口时钟相位与/或频率的变化。基于较慢的接口时钟的合适的内部时钟的合成通常是利用锁相环(PLL)或者子系统内的PLL电路来完成的。在该领域中已经给出了许多PLL实现方案。通常，在一个PLL系统中，外部接口时钟...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。