技术编号:7510303
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及一种锁相环路,特别是指一种利用可变级数压控震荡器改善输出时钟性能的 锁相环路。背景技术锁相环路(Phase-locked loop, PLL)在电子学及通信领域中有着广泛的应用,对于一 个锁相环路来说,衡量其性能好坏的重要参数之一即输出时钟的抖动(jitter),其中压控震 荡器(Voltage control oscillator, VCO)的控制电压上的波纹对抖动有相当大的影响。在先前技术的锁相环路中,压控震荡器大多采用环形震荡器的结构,如图...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。