技术编号:7513277
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明有关于一种时钟信号产生电路,特别有关于利用多相位时钟信号背景技术于数字逻辑运算的中,使用暂存组件如正反器(flip-flop)等,将数字逻辑运算电路的中间运算值或是运算结果暂存起来,以及依此所形成的所谓的管线架构(pipeline structure),是很普遍的实作方式,而如此所形成 的数字逻辑运算电路,即可以视为是将其整体的运算操作,利用复数个暂存 组件分割成复数个时间上的运算阶段(stage ),其中每一运算阶段则由构成完 整运算功能的一部分逻...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。