技术编号:7517533
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及一种锁相环,尤其涉及具有改进相位检测机制的锁相环。 背景技术锁相环(phase-locked loop, PLL)是一种频率控制系统,一般是用于广范围的电路设计中,包括时钟产生、时钟恢复、展频、去除偏斜、时钟分布、抖动与噪声降低、频率合成等等。PLL的操作是基于输入信号与电压控制振荡器(VCO)的反馈间的相位差。PLL广泛用于当作电子装置中的时钟产生器,并支持高速传输协议,比如USB 2. 0,当作数据传输的同步用的重要元件。图1显示传统PLL的...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。