技术编号:7521504
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及锁相环电路设计技术,特别涉及自偏置锁相环技术。 背景技术随着当代微电子技术的发展,微处理器和PC/工作站系统主频和性能提高,对系 统的时钟生成电路设计提出了越来越高的要求。而锁相环(PLL,PhaseLocked Loop)作为 一种常用的设计技术,被广泛应用于系统级芯片(SOC,System on Chip)中,以构成时钟生 成电路。图1为一种锁相环的基本结构,鉴频鉴相器(PFD,Phase FrequencyDetector) 10 检测输入...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。