技术编号：7526228
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本发明是有关于一种全数字锁相环(All Digital Phase Locked Loop, ADPLL), 更具体地，是关于一种混合模式锁相环(mixed-mode PLL)及用于减少全数字锁相环中的分 数杂散(fractional spur)的方法。背景技术通常，全数字锁相环成本低且性能优良。然而，与作为无线应用最常用架构的传统 基于电荷泵的分数-N型锁相环相比，全数字锁相环的分数-N型操作会引发较高的分数杂散。在传统三角积分分数式锁相环中，分数杂散是...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。