技术编号:7532953
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及到一种锁相环(PLL)电路。通常的PLL电路例如包括一个相位比较器、一个数字计数器、一个倍频器和一个分频器(分频器)。它利用相位比较器比较基准时钟和返回回路的相位,设置数字计数器的数据,以便使相位误差最小,并根据所设置的数据决定倍频器的乘法因数或分频器的除法因数,但是,为了减少信号颤抖失真,必须增加数字计数器的位数。但是,如果增加位的数量,它就要费时使相位误差最小化,即,在减少信号颤抖失真和减少相位锁定所需时间之间的关系呈相反关系。本发明的一个目...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。