技术编号：8284292
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。随着对芯片性能的需要不断增加，片内时钟分配质量和时钟延迟变得越来越重要，对抑制时钟偏移和抖动的要求越来越高。然而，不论这些抖动来自内部还是衬底或电源噪声，时钟频率和电路集成度的增加使得减小时钟的偏移和抖动变得更加困难。传统的时钟树无法保持片内高速时钟的精确同步。在微处理器、存储器接口和通信芯片中，一般采用锁相环(Phase Locked Loop, PLL)和延时锁相环DLL实现时钟同步的作用。其中，PLL是一个高阶系统，设计复杂。对稳定工作十分重要的环路...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
该类技术注重原理思路，无完整电路图，适合研究学习。