技术编号:8396017
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。预布线改善时延的方法是EDA工具在物理设计过程中的布局阶段通过预布线对时延预估分析、进而对时延进行改善的方法。本发明属于EDA设计领域。背景技术超深亚微米工艺条件下的后端物理设计日趋复杂,不得不依赖于EDA(电子设计自动化)工具的辅助。芯片的内部时延是提闻芯片的速度性能的关键,所以超闻速、低功耗、闻性能的集成电路发展对时延提出了更高的设计要求。同时为了提高芯片的可制造性,当今的EDA工具在各个物理设计阶段都希望对时延进行优化,从而减少设计迭代和提高芯片的成...
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