技术编号:8397032
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及半导体,具体而言涉及一种测试方法和测试结构。背景技术在半导体中,在28nm及以下技术节点的应用中,膜层间的交叠(overlay)问题对器件的良率和可靠性有着重大的影响。理想地,集成电路的不同膜层和/或用于图案化的掩膜被完美地对准。然而,完美对准是困难的,而且几乎是不可能实现的。在半导体器件的制造工艺过程中,很多原因导致某一膜层与另一个膜层的对准(alignment)错误的发生。例如,对准噪声、平台扫描问题、透镜扭曲以及晶圆平台不准等,都可能导致对...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。