技术编号:8489757
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。时钟信号是有规律地出现逻辑状态‘I’和‘0’的方波信号。在一般的系统中,时钟具有一定的占空比且系统用时钟进行同步以处理各种信号。时钟产生装置可以是产生待用于系统中的具有一定占空比的时钟的装置且可以包括PLL电路。然而,该PLL电路具有的限制在于,其逻辑复杂且其需要许多晶体管。图1示出如何给需要具有一定占空比的时钟的系统提供时钟。参考图1,PLL电路11调整输入时钟并产生适合于系统12的输出时钟。在这种情况下,可以在硬件和软件中实现该PLL电路,且因为硬件P...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。