技术编号:8489759
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。[000引锁相环(PLL)频率综合器电路利用反馈的原理控制输出变量,W实现输出信号频 率对输入信号频率的自动跟踪。电荷累锁相环(CPPLL)是目前锁相环电路设计的主流,由 于它有捕捉范围宽、捕捉时间短、线性范围大、高速低功耗等优点,被广泛地应用于现代通 信领域及射频领域中。如图1所示,电荷累锁相环(CP化L)由鉴频鉴相器(PFD)、电荷累 (CP)、环路滤波器(LF)、压控振荡器(VC0)和分频器值ivider)五部分组成。电荷累(CP) 电路在CP化L中...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。