技术编号：9125470
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。通常期望增大通过处理器内的流水线(例如，算术逻辑单元)的数据吞吐量，且这通常是通过加快处理器的时钟速度来实现的。然而，时钟速度受限于在流水线内寄存器组之间的逻辑的数量，因为该逻辑必须在一个时钟周期内全部被执行。对此的已知解决方案是将组合逻辑分为多个周期，并将寄存器组插入每个逻辑块之间。由于每个寄存器级之间有更少的逻辑，因此可以提高时钟速度，且现在时钟速度受限于执行产生的逻辑块中最慢的逻辑块所用的时间。用这种方式分开组合逻辑使时钟速率能够加快，时钟速率加快增...
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