技术编号:9377973
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。随着半导体制造工艺的不断发展,集成电路中的半导体器件的特征尺寸(Critical Dimens1n, CD)越来越小,为了解决小尺寸器件带来的一系列问题,高介电常数(k)材料的栅介质层和金属栅极(metal gate)相结合的技术被引入至CMOS晶体管的制造过程中。为避免金属栅极的金属材料对CMOS晶体管的其他结构造成影响,所述金属栅极与高k栅介质层的栅极叠层结构通常采用后栅工艺(gate-last)制作。在该工艺中,在待形成的栅极位置首先形成由多晶硅等材...
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