技术编号:9508213
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。计算机以及各种电子设备广泛的应用于现代生活的各个方面,对内存产品(DRAM存储器)需求越来越大。人们对速度要求越来越快,存储器的时钟就越来越小,系统提供的时钟受到微小的干扰都会导致输入时钟占空比发生很大变化。而存储器输入时钟占空比的变化极易导致存储器功能故障。如图1所示,为高速DRAM存储器时钟路径的基本架构,包括输入时钟接收器、DLL延迟单元、第一 DCC延迟单元、第二 DCC延迟单元、DCC鉴相器、输出时钟生成电路、时钟路径反馈电路以及DLL鉴相器;1...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。