技术编号:9566852
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。 可W使用锁相环(PLL)和具有延迟线的偏斜补偿器来减小同一管忍上的多个时 钟域之间的时钟偏斜。然而,为了减小大时钟偏斜(例如,可W在若干GHz频率下进行操作 的典型CPU时钟树上的10皮秒或100皮秒的延迟失配),偏斜补偿器本身能够引入数百皮 秒的延迟,所述延迟可能引入额外的时钟偏斜变化并产生噪声引起的抖动。 多忍片封装(MC巧用于将多个管忍合并到单个封装上。可W使用异步时钟技术来 减少多个管忍间的时钟偏斜。运种技术依靠诸如先进先出(FIFO)管线之类的...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。