技术编号:9632575
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。随着超大规模集成电路(VLSI)和特大规模集成电路(ULSI)的飞速发展,M0S器件的尺寸不断地减小。为增加器件的反应速度、提高驱动电流与存储电容的容量,器件中栅氧化层的厚度不断地降低。然而,随之而来的两个问题成为了阻碍集成电路进一步发展的重要因素击穿和漏电。当技术节点到45纳米以下,传统的Poly/S1N Gate堆叠结构已经不能满足器件的漏电要求,由于漏电过大导致器件无法正常工作。发明内容针对现有技术中存在的不足,本发明提供,用于高K虚拟栅极,并且通过...
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