技术编号：9669205
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。从45nm CMOS集成电路工艺起始，随着器件特征尺寸的不断，为了抑制短沟道效应，栅绝缘介质层的等效氧化层厚度(EOT)必需同步减小。然而，超薄的常规氧化层或者氮氧化层将产生严重的栅漏电，因此传统的多晶硅/S1N栅极堆叠结构的体系不再适用于小尺寸器件。一种解决方案是采用常规平面CMOS双金属栅集成工艺，典型的制造方法步骤如下在POMS和NMOS区域分别形成假栅极堆叠结构，在假栅极堆叠结构两侧衬底上形成栅极侧墙以及衬底中形成源漏区；在整个器件上旋涂层间介质层...
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